ALTERA Cyclone IV funkce pinu

[Jan Smrz]

Ruzne piny muzou mit ruznou silu driveru, pripadne nastaveny slew-rate. V tomto 
pripade si ale myslim, ze dominantni bude zpozdeni routovanim. Pokud mate logiku 
napr. v levem spodnim rohu FPGA, tak cesta na piny v levem spodnim rohu bude 
kratka (male zpozdeni). Do praveho horniho rohu bude dlouha cesta a tak tam bude 
i velke zpozdeni. Spuste si floorplanner (ci jak se to u Altery jmenuje) a 
podivejte se, kudy jsou cesty vedeny.

U synchronich signalu je snaha pouzit registry v I/O bunkach, kdy je vystupni 
zpozdeni nejmensi. U asynchronnich signalu to ale nelze a tak je nutno pri 
navrhu rozlozeni pinu mit vstupy a vystupy logiky co nejblize k sobe.


J.S.



On 03/05/2015 06:21 AM, Jaroslav Buchta wrote:
>
> Vcera jsem si hral se simulaci a na rozlozeni vyvodu zda se dost zalezi, kdyz 
> jsou rozhazene mezi bankami, je tam vyrazny rozdil ve zpozdeni signalu - neni 
> ta specialita pinu v tom, ze maji nejak interne zarucenu malou rozdilnost 
> zpozdeni?
>


------------- další část ---------------
HTML příloha byla odstraněna...
URL: <http://list.hw.cz/pipermail/hw-list/attachments/20150305/01013adb/attachment.html>