
<html>

  <head>

    <meta content="text/html; charset=iso-8859-2"

      http-equiv="Content-Type">

  </head>

  <body text="#000000" bgcolor="#FFFFFF">

    <div class="moz-cite-prefix">Ruzne piny muzou mit ruznou silu

      driveru, pripadne nastaveny slew-rate. V tomto pripade si ale

      myslim, ze dominantni bude zpozdeni routovanim. Pokud mate logiku

      napr. v levem spodnim rohu FPGA, tak cesta na piny v levem spodnim

      rohu bude kratka (male zpozdeni). Do praveho horniho rohu bude

      dlouha cesta a tak tam bude i velke zpozdeni. Spuste si

      floorplanner (ci jak se to u Altery jmenuje) a podivejte se, kudy

      jsou cesty vedeny.<br>

      <br>

      U synchronich signalu je snaha pouzit registry v I/O bunkach, kdy

      je vystupni zpozdeni nejmensi. U asynchronnich signalu to ale

      nelze a tak je nutno pri navrhu rozlozeni pinu mit vstupy a

      vystupy logiky co nejblize k sobe.<br>

      <br>

      <br>

      J.S.<br>

      <br>

      <br>

      <br>

      On 03/05/2015 06:21 AM, Jaroslav Buchta wrote:<br>

    </div>

    <blockquote cite="mid:54F7E7F0.3030101@hascomp.cz" type="cite">

      <meta content="text/html; charset=iso-8859-2"

        http-equiv="Content-Type">

      <div class="moz-cite-prefix"><br>

        Vcera jsem si hral se simulaci a na rozlozeni vyvodu zda se dost

        zalezi, kdyz jsou rozhazene mezi bankami, je tam vyrazny rozdil

        ve zpozdeni signalu - neni ta specialita pinu v tom, ze maji

        nejak interne zarucenu malou rozdilnost zpozdeni?<br>

        <br>

      </div>

    </blockquote>

    <br>

    <br>

  </body>

</html>