Ako zprasit navrh DPS pre pedagogicke ucely

[Martin Záruba]

Tak to jste mě potěšil, že Vás to taky zajímá. Já bych to i zkusil, 
protože ten obvod se mi velmi líbí a asi je to jediná cesta jak 
dosáhnout co největší účinnosti při malém výstupním napětí. Bohužel 
nemám osciloskop, u ktéreho bych si byl jistý, že na takto vysokých 
frekvencích nekecá.

Takže třeba na nás Daniel Valuch bude mít někdy čas a zkusí sem dát 
ještě nějaké výsledky ze špičkové měřící techniky.

Martin Záruba

Dne 17.1.2024 v 15:59 Jan Waclawek napsal(a):
> Ak tomu dobre rozumiem, tak SW je "len" zaporny pol pre budic horneho
> tranzistora.
>
> Sense je diferencialne, takze ten snimaci odpor tam nemusi byt zapojeny
> tak, aby bolo SENSE+ na vystupe cievky. Presnejsie, vzorove zapojenie na
> prvej strane DS ani snimaci odpor nema, vyuziva sa odpor cievky, a SENSE+
> je zapojene rovno na SW (teda cez odpor co je sucast filtra).
>
> Z tych diferencialnych SENSE v tom blokovom diagrame su odvodene dva
> zosilnovace v opacnej polarite, Icmp vypina horny tranzistor po dosiahnuti
> nejakeho "spravneho" prudu v cievke, a Irev vypina ten dolny kde prestane
> tiect cievkou prud (ak nie je vypnuty skor kvoli nejakej vnutenej
> frekvencii). V popise sa potom zdlhavo vysvetluje ze pri malej zatazi sa
> za nejakych okolnosti ten spodny tranzistor ani nevypina.
>
> Inak tie priebehy na tych gate za roznych okolnosti (zatazi, vnutenych
> frekvencii) by mohli byt poucne, aj ja by som ich rad videl.
>
> wek
>
>
>
> ----- Original Message ---------------
>
>> Předpokládal jsem to. Takže je třeba, aby se tranzistory stíhaly
>> zavírat. Já to nezkoumal podrobně, ale opravdu se kapacita G stíhá
>> vybíjet a nabíjet dost rychle? Takže odpor v G by mohl být problém,
>> protože by proces zpomalil.
>>
>> Já totiž naivně předpokládal, že je to tak, že vývod 16 SW je vstupem,
>> který dovolí sepnout dolní tranzistor teprve tehdy, kdy se napětí na je
>> D blíží nule a je tedy jisté, že horní rozepnul. A stejně tak horní smí
>> sepnout teprve tehdy, až napětí na SW bude téměř shodné s SENSE, tedy
>> dolní tranzistor rozepnul.
>>
>> A co zajistí rozepnutí dolního tranzistoru, pokud se veškerá energie z
>> cívky přemístí do zátěže? Pak by proud tekl zpět.
>>
>> Nebo je to jinak?
>>
>> Martin Záruba
>>
>> Dne 17.1.2024 v 13:54 Jan Waclawek napsal(a):
>>>> ale jak je vlastně zajištěno, aby (byť
>>>> nakrátko) nebyly sepnuty oba tranzistory?
>>> To si riesi ten riadiaci obvod interne.
>>>
>>> Z datasheetu LTC3851:
>>> Top Gate Off to Bottom Gate On Delay    typ.30ns
>>> Bottom Gate Off to Top Gate On Delay    typ.30ns
>>>
>>> V blokovej scheme je to naznacene tym, ze riadiaci blok je nazvany SWITCH
>>> LOGIC AND ANTI-SHOOT THROUGH.
>>>
>>> wek
>>>
>>>
>>> ----- Original Message ---------------
>>>
>>>> Moc pěkné. Mohl bych požádat o fotku jak vypadají pulzy na G obou
>>>> tranzistorů vzhledem k výstupu (D dolního+S horního). Pokud je dole
>>>> shotkyho dioda, je to jednoduché, ale jak je vlastně zajištěno, aby (byť
>>>> nakrátko) nebyly sepnuty oba tranzistory?
>>>>
>>>> Martin Záruba
> _______________________________________________
> HW-list mailing list  -  sponsored bywww.HW.cz
> Hw-list na list.hw.cz
> http://list.hw.cz/mailman/listinfo/hw-list
------------- další část ---------------
HTML příloha byla odstraněna...
URL: <http://list.hw.cz/pipermail/hw-list/attachments/20240117/1d574409/attachment.htm>