<html>
<head>
<meta http-equiv="Content-Type" content="text/html; charset=UTF-8">
</head>
<body>
<p><font face="Arial">Tak to jste mě potěšil, že Vás to taky zajímá.
Já bych to i zkusil, protože ten obvod se mi velmi líbí a asi je
to jediná cesta jak dosáhnout co největší účinnosti při malém
výstupním napětí. Bohužel nemám osciloskop, u ktéreho bych si
byl jistý, že na takto vysokých frekvencích nekecá.</font></p>
<p><font face="Arial">Takže třeba na nás Daniel Valuch bude mít
někdy čas a zkusí sem dát ještě nějaké výsledky ze špičkové
měřící techniky.</font><br>
</p>
<pre class="moz-signature" cols="72">Martin Záruba</pre>
<div class="moz-cite-prefix">Dne 17.1.2024 v 15:59 Jan Waclawek
napsal(a):<br>
</div>
<blockquote type="cite"
cite="mid:PC19520240117155917085455c8e5e7@wekPC">
<pre class="moz-quote-pre" wrap="">Ak tomu dobre rozumiem, tak SW je "len" zaporny pol pre budic horneho
tranzistora.
Sense je diferencialne, takze ten snimaci odpor tam nemusi byt zapojeny
tak, aby bolo SENSE+ na vystupe cievky. Presnejsie, vzorove zapojenie na
prvej strane DS ani snimaci odpor nema, vyuziva sa odpor cievky, a SENSE+
je zapojene rovno na SW (teda cez odpor co je sucast filtra).
Z tych diferencialnych SENSE v tom blokovom diagrame su odvodene dva
zosilnovace v opacnej polarite, Icmp vypina horny tranzistor po dosiahnuti
nejakeho "spravneho" prudu v cievke, a Irev vypina ten dolny kde prestane
tiect cievkou prud (ak nie je vypnuty skor kvoli nejakej vnutenej
frekvencii). V popise sa potom zdlhavo vysvetluje ze pri malej zatazi sa
za nejakych okolnosti ten spodny tranzistor ani nevypina.
Inak tie priebehy na tych gate za roznych okolnosti (zatazi, vnutenych
frekvencii) by mohli byt poucne, aj ja by som ich rad videl.
wek
----- Original Message ---------------
</pre>
<blockquote type="cite">
<pre class="moz-quote-pre" wrap="">Předpokládal jsem to. Takže je třeba, aby se tranzistory stíhaly
zavírat. Já to nezkoumal podrobně, ale opravdu se kapacita G stíhá
vybíjet a nabíjet dost rychle? Takže odpor v G by mohl být problém,
protože by proces zpomalil.
Já totiž naivně předpokládal, že je to tak, že vývod 16 SW je vstupem,
který dovolí sepnout dolní tranzistor teprve tehdy, kdy se napětí na je
D blíží nule a je tedy jisté, že horní rozepnul. A stejně tak horní smí
sepnout teprve tehdy, až napětí na SW bude téměř shodné s SENSE, tedy
dolní tranzistor rozepnul.
A co zajistí rozepnutí dolního tranzistoru, pokud se veškerá energie z
cívky přemístí do zátěže? Pak by proud tekl zpět.
Nebo je to jinak?
Martin Záruba
Dne 17.1.2024 v 13:54 Jan Waclawek napsal(a):
</pre>
<blockquote type="cite">
<blockquote type="cite">
<pre class="moz-quote-pre" wrap="">ale jak je vlastně zajištěno, aby (byť
nakrátko) nebyly sepnuty oba tranzistory?
</pre>
</blockquote>
<pre class="moz-quote-pre" wrap="">To si riesi ten riadiaci obvod interne.
Z datasheetu LTC3851:
Top Gate Off to Bottom Gate On Delay typ.30ns
Bottom Gate Off to Top Gate On Delay typ.30ns
V blokovej scheme je to naznacene tym, ze riadiaci blok je nazvany SWITCH
LOGIC AND ANTI-SHOOT THROUGH.
wek
----- Original Message ---------------
</pre>
<blockquote type="cite">
<pre class="moz-quote-pre" wrap="">Moc pěkné. Mohl bych požádat o fotku jak vypadají pulzy na G obou
tranzistorů vzhledem k výstupu (D dolního+S horního). Pokud je dole
shotkyho dioda, je to jednoduché, ale jak je vlastně zajištěno, aby (byť
nakrátko) nebyly sepnuty oba tranzistory?
Martin Záruba
</pre>
</blockquote>
</blockquote>
</blockquote>
<pre class="moz-quote-pre" wrap="">
_______________________________________________
HW-list mailing list - sponsored by <a class="moz-txt-link-abbreviated" href="http://www.HW.cz">www.HW.cz</a>
<a class="moz-txt-link-abbreviated" href="mailto:Hw-list@list.hw.cz">Hw-list@list.hw.cz</a>
<a class="moz-txt-link-freetext" href="http://list.hw.cz/mailman/listinfo/hw-list">http://list.hw.cz/mailman/listinfo/hw-list</a>
</pre>
</blockquote>
</body>
</html>