FPGA Zynq PS_CLK do PL

Jaroslav Buchta jaroslav.buchta na hascomp.cz
Neděle Květen 2 14:44:13 CEST 2021


Tak to asi nejde, no da se s tim zit. Zrejme ten hodinovy blok 
konfiguruje FSBL

Ale mam dalsi zahadu, po zmene designu nejde export konfigurace HW pro 
SDK a hodi to chybu
  [Common 17-69] Command failed: write_hw_platform is only supported for 
synthesized, implemented, or checkpoint designs
(vivado 2020.2)
Pomuze restart vivado aplikace.
Nezna nekdo jednodussi (hlavne rychlejsi) reseni?


Dne 01.05.2021 v 7:57 Jaroslav Buchta napsal(a):
> Zdravim, narazil jsem na takovy orisek, mam desku digilent Zybo a ta 
> ma oscilator 50MHz pripojeny na PS_CLK
>
> Existuje nejaka moznost, jak tento pin pouzit primo jako hodiny do PL, 
> tzn. ktere budou fungovat i v pripade, ze nenabootuje procesor? Bezne 
> se jako zdroj hodin pro logiku pouziva asi vystup FCLK_CLKx z PS ale 
> tam jsou hodiny az po nabehnuti CPU (nevim, do jake faze)
>
> Jde mi o to, ze by cast logiky mela bezet nezavisle na stavu 
> procesoru, dratovat hodiny na nejaky nejaky pin to bych nerad. Proste 
> kdyz neni k dizpozici zadny zdroj kodu programu a z vivada 
> nakonfiguruju logiku, aby ta logika mela zdroj hodin. Zajimave je, ze 
> kdyz uz nahraju program a ten spustim, tak hodiny bezi z zustavaji i 
> pri preprogramovani logiky, cekal bych, ze to spis udela uplny reset 
> ale PS je asi dost nezavisly.
>
> _______________________________________________
> HW-list mailing list  -  sponsored by www.HW.cz
> Hw-list na list.hw.cz
> http://list.hw.cz/mailman/listinfo/hw-list




Další informace o konferenci Hw-list