FPGA/CPLD, bolo: Pulzny generator

Jan Waclawek konfera na efton.sk
Čtvrtek Srpen 15 12:51:25 CEST 2019


> presne na urovni 100ps

To je co, vzajomny posuv signalov jednej zbernice/sustavy suvisiacich
signalov? To predsa dosiahnes jednym latchom blizko k vystupu. A ze sa
cestou nerozbiju? To zase dosiahnes hlbokym pipelinom (myslim, ze vo svete
programovatelnej logiky to nazyvaju "plne synchronny navrh" a je to taka
mantra). "Lahke".

>Ver mi, s prostriedkami a dokumentaciou ktore su k dispozicii sa to da 
>pohodlne a opakovatelne urobit. 

To je presne definicia toho, ze si tu hranu este ani nevidel.

Vobec fakt, ze si spomenul "vysledok bude rovnaky", t.j. ze ta kompilacia
ma heuristicke prvky, dokazuje, ze to casovanie je netrivialny problem.
Pocitis ho, ak ten pipeline nemozes z nejakych dovodov robit, napr. lebo
potrebujes dosiahnut kratky pin-to-pin delay, alebo ze do daneho FPGA
jednoducho uz dalsia sada latchov nevojde. Vobec, tie vysledky, ked
zaplnis ten FPGA nad 90%. zacnu nebyt pohodlne a opakovatelne... No ja
viem, povies, ze sa predsa da pohodlne zobrat vacsi FPGA. No neda. Lebo
milicenty... 

wek




----- Original Message ---------------

>Praveze ano. Aplikacia, ktoru mam na starosti v LHC funguje presne 
>takto. Som na hrane a casovanie, kedy mi data vyliezaju z FPGA musi byt 
>presne na urovni 100ps. Spracovanie dat z 10Gsps AD prevodnikov je tiez 
>'na hrane'. A este to musis urobit tak, aby to bolo stabilne s teplotou 
>a casom.
>Ver mi, s prostriedkami a dokumentaciou ktore su k dispozicii sa to da 
>pohodlne a opakovatelne urobit. A vysledok bude vzdy rovnaky aj ked 10 
>krat prekompilujes FPGA. Len sa musis naucit spravne metody :-)
>
>
>
>On 15/08/2019 10:34, Jan Waclawek wrote:
>> Nerozumies tomu, lebo si nikdy na tej hrane v takomto slova zmysle nebol,
>> vzdy si mal moznost sa pohybovat v relativne pohodlnom strede. Necitil si
>> tu zufalost, ked jasne vidis, kde by ta hrana az mohla byt, ale nemas
>> prostriedky na to, aby si ju na to miesto posunul; a pritom tie
>> prostriedky su len blby kus informacie. To nie je vycitka ani nic podobne,
>> len konstatovanie faktu; na hranu si predsa isiel v inych veciach.
>> 
>> wek
>> 
>> 
>> ----- Original Message ---------------
>> 
>> mno... casovanie v jednotkach hodinoveho cyklu je presne to na co je
>> FPGA dobre, a mas to pri navrhu plne pod kontrolou.
>> 
>> Ak chces setrit mikrowatty tam asi zvolis inu technologiu.
>> 
>> Naozaj nerozumiem tomu opluvaniu.
>> 
>> 
>> 
>> On 15/08/2019 01:02, Jan Waclawek wrote:
>>> Toto su dva takmer nesuvisiace svety. Dost sa to podoba na debatu, ked
>>> jeden hovori o aj ou ti, klaude a edz kompjutingu, o ej aj, o tom ze
>>> artioues je dnes absolutna nevyhnutnost a to ze sa univerzalne nepouziva
>>> siplasplas je cista hroza; druhy programuje casovania v jednotkach
>>> hodinoveho cyklu a snazi sa ustetrit mikrowatty zo spotreby a milicenty z
>>> nakladov.
>>>



Další informace o konferenci Hw-list