Budoucnost FPGA

[Miroslav Mraz]

Ještě mě tak napadlo (možná je to blbost) že třeba i ta obyčejná 
celočíselná násobička ve FPGA je asi udělaná efektivněji. V procesoru se 
snaží udělat ji jako jedno-cyklovou, v některých FPGA sice můžete po 
jednom cyklu dát nové operandy, ale vlastní výpočet může trvat několik 
(přesně definovaných) cyklů, čili výsledek vypadne se zpožděním. Což u 
některých algoritmů nemusí až tak moc vadit - když o tom vím a 
přizpůsobím tomu celkový návrh. Takhle pojatá násobička bude patrně 
jednodušší.
Je v téhle úvaze někde chyba ?

Mrazík

Dne 8.6.2017 v 11:45 Jan Waclawek napsal(a):
> ...
> Je mozne, ze - teda okrem tych najtucnejsich pripadov, na ktore hraju
> tradicni vyrobcovia FPGA - je riesenie v rozsiahlej konfigurovatelnosti
> dedicated periferii. Myslim, ze "univerzalne seriove rozhranie, ktory sa
> da nastavit ako jeden z tych troch I2C/SPI/U(S)ART a este aj nieco ine"
> som v poslednom case videl viackrat... Napokon, aj v maskou programovanych
> gate array je uz trendom mat specializovane "ostrovceky", z ktorych je len
> jeden ci niekolko "ostrovcek vseobecnej logiky".
> 
> Diabol je skryty prave v "naklikani" tych rozsiahlych moznosti - a to velky
> a hnusny a neodbytny; ale ten jeho odporny sirny smrad poznas.
> 
> wek