Verilog a FPGA (bylo FPGA Altera a NIOS)

[Jan Smrz]

Přesně, jak jste napsal. Význam je jen pro simulaci. Při syntéze se 
ignoruje. Pro syntézu zpoždění tam většinou musíte nadefinovat přímo 
zpožďovací blok cílové architektury.

Jednotky jsou definovány direktivou `timescale. Pokud máte
`timescale 1ns, pak #1 znamená 1ns

Pokud to definováno nemáte, pak je to default daného simulátoru.

J.S.


On 8.2.2015 14:14, Jaroslav Buchta wrote:
> Jaky je smysl #x napr. u zapisu
>
> always @(posedge wb_clk or negedge rstn)
>     if (~rstn)
>         rst_r <= 1'b1;
>     else
>         rst_r <= #1 1'b0;
>
> #1 zrejme predepisuje zpozdeni, je to jasne pri simulaci, ale pri 
> synteze nemuzu najit, jaky to ma smysl. Nasel jsem jen info, ze zadny, 
> ze to je prave kvuli simulaci aby bylo videt zpozdeni.
> Take mi neni jasne, v jakych je to jednotkach.
>
> ---
> This email has been checked for viruses by Avast antivirus software.
> http://www.avast.com
>
> _______________________________________________
> HW-list mailing list  -  sponsored by www.HW.cz
> Hw-list na list.hw.cz
> http://list.hw.cz/mailman/listinfo/hw-list