Verilog a FPGA (bylo FPGA Altera a NIOS)

[Jaroslav Buchta]

Jaky je smysl #x napr. u zapisu

always @(posedge wb_clk or negedge rstn)
     if (~rstn)
         rst_r <= 1'b1;
     else
         rst_r <= #1 1'b0;

#1 zrejme predepisuje zpozdeni, je to jasne pri simulaci, ale pri 
synteze nemuzu najit, jaky to ma smysl. Nasel jsem jen info, ze zadny, 
ze to je prave kvuli simulaci aby bylo videt zpozdeni.
Take mi neni jasne, v jakych je to jednotkach.

---
This email has been checked for viruses by Avast antivirus software.
http://www.avast.com