Tip na sdilneho odbornika na soudobe VLSI (digi CMOS)?

[Marek Peca]

Dekuji za odpoved!

Mohu pripadne v brzkem budoucnu dale klast dotazy? A myslite, ze spise vam 
soukrome, nebo sem do konfery?

On Sat, 18 Jan 2014, Pavel KREJCI wrote:
>
> No mate design kit fabu, kde se pak integrac upece? Co jsem koukal, tak
> MOSIS je v podstate dealer pro ostatni.

Ano, MOSIS (v Evrope je neco podobneho CMP, asi i Europractice, coz mam 
ale dojem, ze bylo nejak propojeno s tim CMP -- zatim v tom mam gulas, CMP 
je jediny rozumny s ceniky na webu a srovnatelny cenove s MOSISem, aspon 
dle nedavnych poptavek) je neco jako Pool servis v pcb. Sami zadna tovarna 
nejsou, resi panelizaci vice zakazniku, ponejvice asi skolnich a 
pokusnych.

Design kit fabu nemam, chci zatim pracovat nezavisle na vyrobci. Dodrzeni 
MOSIS DRCu by to melo umoznit. Aspon nekolik integracu tak jiz bylo 
vyrobeno.

> 0.3um proces jsem nevidel, jen 0.35u. Mozna, ze nektery z fabu nabizi 
> "shrink" verzi, tolik jsem to nezkoumal. Chce to PDK (process design 
> kit) a DRM (design rule manual) ciloveho fabu. Tam by (teoreticky) mohlo 
> byt i na jakem max kmitoctu to umi jet.

Diky za tip, pohledam.

> 500MHz na 0.35um se mi zda uz dost rychle. Dale je pak potreba 
> presimulovat pres PVT (process variation, voltage, temperature).

Rozumim, zatim mi jde o to najit nejakou mez a z ni odvodit, zda vubec 
obvod ma co rici publiku a dale se podle toho chovat. Cili aspon pro 1..2 
procesy a jednu teplotu a pak pripadne to perturbovat a nahodit nejakou 
rezervu v opatrnosti. Tyto prakticke kroky k vysledku jsou ale porad hodne 
daleko.

> Kdyz to zacne chodit, tak je potreba extrahovat parazity z konkretniho 
> layoutu a preliznout simulace znova.

Simuluji uz s parazity, rozdil oproti bez je opravdu zretelny.

> Nevim jaky konkretni sum je potreba simulovat, ale na sumove simulace se 
> v simulatoru eldo pouziva .noisetran. Je potreba zadat sirku pasma sumu 
> a jeste par dalsich parametru.

Aha! Zajimave. Zda se tedy, ze existuji rozsireni SPICE, umoznujici sum 
pri TRAN. Skvele. Jak to potom funguje, pusti se to mnohokrat a dela se 
monte-carlo?

V uvedene strukture citace na sumu moc nezalezi. Dotaz na sum spis byl 
kvuli nasim dalsim 2 napadum, zde drive v FPGA podobe zverejnenym, kde je 
sum v podobe jitteru naprosto zasadnim a vlastne nejdulezitejsim cinitelem 
uzitecnosti obvodu.


Dekuji jeste jednou za odpovedi,
zdravi Marek