RE: GPS normál, bylo GPS moduly Aar Logic

[Cihak na dkv.cst.cd.cz]

Ano tomu všemu rozumím. Ale já nejsem autor a nemám ambice ten normál celý znovu vyvíjet. Proto jsem použil konstrukci, která je dnes považována víceméně za standard. Viděl jsem i modifikace - zajímavá je např. modifikace od SQ4AVS který především vyházel ty vstupní a výstupní obvody co jsem je tak pohaněl :-). A ve vstupním obvodu filtruje signál 10MHz krystalovým filtrem aby snížil (zúžil) jeho šum. To je cesta kterou bych se dnes vydal kdybych to dělal znovu. Z jiné modifikace jsem "vykradl" ty filtry v sínusovém výstupu (které jsem omylem popsal jako svoji konstrukci než jsem si to uvědomil a chybu opravil). Ale nemám potřebu to předělávat takže to už zůstane jak to je ačkoliv to není optimální řešení. I já mám jen omezený čas k dispozici na věci kterých bych se ještě rád dopustil :-)).

	Martin.

-----Original Message-----
From: hw-list-bounces na list.hw.cz [mailto:hw-list-bounces na list.hw.cz] On Behalf Of Jiří Kučera
Subject: Re: GPS normál, bylo GPS moduly Aar Logic

Nejde apriori o kritiku, ale navrhy na zlepseni.
Neni problem konstrukci vyplesit, otazkou je zda by to pak ty tisice radioamateru po cele zemi byli schopni nebo ochotni stavet?
Pokud to trochu rozpitvame.
Slabsi mista puvodni konstrukce

1. Nizka frekvence 10MHz zakladnich hodin, Zlepseni pouzitim rychlejsiho OCXO neni podle meho vhodna, protoze 10MHz  je standard a nesel by pak pouzt treba ten rubidiovy normal. Resenim je pouziti 10MHz hodin a znich odvodit interni hodiny normalu z nejake vysoke harmonicke (150MHz napriklad) nebo 50MHz hodilo by se 100MHz, ale toho bez nasobicky asi nepujde dosahnout a i kdyz se to jezevcikum mozna nezda stale povazuji pouziti nasobicky v teto aplikaci za systemove nespravne a jeji pouziti by vyzadovalo podrobnou analyzu. Pokud by se design resil jen s MCU, jsme limitovani 80MHZ, coz je tusim stale maximum vstupu i u dnesnich beznych ARM Cortex MCU.
2. Nepresnost 1pps. Pouziti presnejsi GPS, mozne, ale a) drahe, b)hure dostupne a predevsim c) problem to moc neresi. 
 Ŕesenim je vytriskat z minima maximum tedy pouzit PIDC (Proportional and Integral digital controller) a tim zpresnit 1PPS, zlepseni by melo byt 3x az 5x a implemetace jednoducha v FPGA ci tak necem.
Pokud by tedy v konstrukci bylo povoleno pouziti neceho jako FPGA dla by se radove zpresnit interni presnost normalu, jaky by byl dopadl na presnost vystupni frekvenci si netroufnu odhadnout.

Jirka