Jak zacit s FPGA

[Ondrej]

Pro asynchronní signály se hrana se se dobře detekuje pomocí XOR mezi 
signálem a signálem zpožděným o jeden takt (zpoždění se provede Déčkem). 
Pokud je první v log. 1 druhý v log. 0 jde o vzestupnou hranu a obdobně 
pro sestupnou. Podmínka je, že hodiny jsou dostatečně rychlé.

Ještě je dobré (pokud to zadání jen trochu umožňuje) dát na vstup 1-3 
Déčka za účelem synchronizace a odstranění případné metastability. To 
samé platí i pro výstup.

Věci okolo IO pinů se obvykle řeší vložením speciální komponenty pro 
daný IO (tyto komponenty jsou uvedeny v nápovědě/manuálu) a/nebo 
specifikací v UCF souboru (ten se dá naklikat nebo zadat ručně jako 
textový soubor).

Ondřej

Dne 3.7.2012 15:40, Posel Liptakov napsal(a):
> Dekuji vsem za reakce.
> S zabudanim nemam problem, spise naopak zabudam i to co bych si rad 
> pamatoval :-)
>
> Aktualne se snazim prijit na veci jako.
> jak ve VHDL napisu neco jako  Slope control, tedy obvod,ktery podle 
> stavu vstupu control bude na vystupu reagovat na nabeznou nebo 
> sestupnou hranu na vstupu?
> Nebo jak se konfiguruji veci vazane na konkretni obvod , treba jak 
> nakonfuguruji vstupy u Spartana jako dferencialni?
>
> Martin
>
>
>
>
>
> no pokial ste zaciatocnik tak uplne prva vec ktoru musite urobit je 
> zabudnut na vsetky hradla a na to ako sa veci lepia dokopy z 
> diskretnych hradiel. Pokial sa nebavime o velmi specialnych 
> aplikaciach tak FPGA sa programuju v jazyku ktory popisuje hardware 
> (napriklad to VHDL) a o implementaciu na uroven logiky sa stara 
> kompilator a ostatne nastroje. Na mensie veci pouzivam Spartan 3An 
> 400k a miesta je tam az prekvapujuco vela. Na to co ste popisali bude 
> velmi pravdepodobne stacit aj ten 50k. Robi sa to tak ze sa napise 
> dizajn, date to skompilovat do velkej verzie, uvidite kolko zdrojov to 
> potrebuje a vyberiete najblizsi vhodny vacsi cip. Podla toho ako 
> rychlo chcete aby to bezalo moze stacit aj cip naplneny na 95% ale 
> moze sa stat ze pre vyssie rychlosti to nenamapujete ani pri 50% 
> naplneni. b. On 6/29/2012 13:22, Posel Liptakov wrote: >/Dobry den, 
> />/v jednom projektu budu nejspise muset pouzit FPGA, snazim se do 
> />/problematiky trochu proniknout, ale popravde v tom plavu jak lodni 
> delo />/bez lode. />/Kdysi jsem dostal darem vyvojovou desku Spartan 
> 3A od AVNET 
> />/http://www.files.em.avnet.com/files/177/xlx_s3a_evl_ug_rev2_112008.pdf 
> />/vytahl jsme ji ze skrine, oprasil a nainstaloval webpack ISE 14.1, 
> />/objednal jsem JTAG programator a v mezi case si trochu hraji s 
> "ISE". />/Nyni jsme ve stavu kdy dokazu v VHDL napast hradlo nebo z 
> templates />/prepsat citac, Prelozim a s trochou usili a stesti se mi 
> podari vysledek />/odsimulovat v PC. />/Dale ovsem tak trochu tapu a 
> nevim jak dal? />//>/- chybi mi nejaky komplexnejsi tutorial v kterm 
> by se slo od meho hradla />/k nejakemu komplexnejsimu projektu />/- 
> chybi mi vzorovy navrh hw z ktereho bych videl minimalisticke 
> />/doporucene zapojeni Smartan 3A, idelane j SPI FLash a i bez Flash a 
> s />/nahravanim dat z MCU />/- chybi mi nejaky dotazenejsi kurz VHDL, 
> zatim jsme zvlasne v cestine />/nasel jen pokusy ,ktere skoncili drive 
> nez zacaly />/- chybi mi predstava co jeste jde narvat do Sparran 3A 
> 50k nebo 200k, />/neumim si pod poctem hradel v obvodu predstavit nic 
> konkretnejsiho, tedy />/me predstavy konci u desitek hradel :-) 
> />//>/To ceho bych rad v tomto konkretnim pripade dosahl je zhruba. 
> Zakladni />/blok, dva 32bit citace pospojavane nejakou logikou, jedna 
> />/programovatelna delicka hodin 1,2,4,8, takovych bloku potrebuji 8. 
> Plus />/nejake seriove nebo 8bit paralelni rozhrani pres ktere budu 
> moci />/nastavovat delicky a cit respektive nastavovat citace. />/V 
> pripade rozhrani vubec nemam predstavu jak na to. />/Cekal jsem, ze 
> soucasti ISE bude knihovna "hotovych" rozhrany, jako I2C, />/SPI, CAN 
> atd. ale nic jsem nenasel, respektive nasel jsem IP (k memu />/velkemu 
> prekvapeni to neni protokol , ale Intellectual Property 
> />/<http://www.xilinx.com/products/intellectual-property/>) kde 
> nejspise />/lze takoce veci koupit. />//>/Zkratka uvitam kazde 
> doporuceni a odkaz jak zacit />//>/Martin 
> />//>//>/_______________________________________________ />/HW-list 
> mailing list - sponsored by www.HW.cz <http://www.HW.cz> />/Hw-list na 
> list.hw.cz <http://list.hw.cz/mailman/listinfo/hw-list> 
> />/http://list.hw.cz/mailman/listinfo/hw-list />//
>
>
> _______________________________________________
> HW-list mailing list  -  sponsored by www.HW.cz
> Hw-list na list.hw.cz
> http://list.hw.cz/mailman/listinfo/hw-list


------------- další část ---------------
HTML příloha byla odstraněna...
URL: <http://list.hw.cz/pipermail/hw-list/attachments/20120703/8714bc25/attachment.htm>