Citac s lepsi nez zemedelskou ns

[hutta.j na seznam.cz]

Smyslem je seznamit se s FPGA a pronikdnout do problematiky :-)
Reseni je minimalne o 2x15$ levnejsi nez rozladene veci od cinanu,
Umoznuje merit i neopakujici se deje, narozdil od padesetileteho C a opet je
o C a ADC levnejsi.
Cele se to vejde do radove desti CLB.

>Vestavena PLL v FPGA v nasem pokusu mela single-shot jitter ~35ps RMS, 
tohle bude mit nejspis mnohem vic.
Ja se nehadam neb nevim, jen si rikam, ze 2 x 4 prvky kousek od sebe na 
stejnem kremiku  budou po dobu 1n, vuci sobe, nejspise mnohem lepsi nez 35ps
RMS nebo taky ne a proto se ptam :-)

Na digitalni zpozdovaci linku to jiste nema, tuto problematiku hodlam 
prostudovat az v dalsi etape :-)
Kdyz jste to nakousl, jaka je sporeba zdroju a kde nactu neco o teto 
problematice a jeji realizovatelnosti v necem jako Spartan 3?
Tohle jsem vymyslel sam, zpozdovaci linku nevymyslim tu mohu max obkreslit.

Hutta






---------- Původní zpráva ----------
Od: Marek Peca <marek na duch.cz>
Datum: 6. 8. 2012
Předmět: Re: Citac s lepsi nez zemedelskou ns
"> Navazu na debatu o citacich ve vlaknu o komparatru.

OK

> Otazkou je jak tedy zistak dva oscilatory s minimalnim rozdilem v 
rychlosti?

Jak jsem psal, kupte si u Cinana 2x Rb hodiny a rozladte je mag. polem. Ja 
jsem ukecal LPRO-101 za $15, normalne je cca za $60. Pokud vam to pripada 
drahy, tak jdete do (D)OCXO. To bude s casem asi vic cestovat, ale jelikoz 
se nize celkem spravne rozhodujete pro cestu kratkodobeho odhadu 
aktualnich frekvenci, je to stejne jedno.

> (..)
> V absolutnich cislech bude obtizne rici jak se v danem kuse budou Tp a Tr
> lisit,
> cele to bude plavat s teplotou a napetim, ale na druhou stranu, pro casove
> useky kratsi nez Tclk,oba oscilatory na stejnem kusu kremiku bych se nebal
> rici, vliv teploty a napeti nebude kriticky. Pokud se v ocilatorech 
pouziji
> XORCY a LUT2 troufnu si tvrdit, oscilatory se budou lisit o mene nez 50ps.
>
> Snad by se takto dal z citace pro zemedelce udelat citac pro zahradniky s
> presnosti o vice nez rad lepsi?

Tohle urcite nemuzu uplne poprit, ale rozhodne bych se tomu bal verit. 
Kruhove oscilatory jsou silne nelinearni a podle me budou dost sumet. 
Dokonce je publikovano i jejich pouziti jako generatoru nahodnych cisel.

Vestavena PLL v FPGA v nasem pokusu mela single-shot jitter ~35ps RMS, 
tohle bude mit nejspis mnohem vic.

Maji tyto uvahy nejaky valny smysl? Neni lepsi udelat interpolaci 
nabijenim kondiku, jako pred 50 lety, nebo digitalni zpozdovaci linkou s 
odbockami, jak to delame my? (<6ps RMS, <20.7ps abs max.).


Zdar,
MP
_______________________________________________
HW-list mailing list - sponsored by www.HW.cz(http://www.HW.cz)
Hw-list na list.hw.cz
http://list.hw.cz/mailman/listinfo/hw-list
(http://list.hw.cz/mailman/listinfo/hw-list)"
------------- další část ---------------
HTML příloha byla odstraněna...
URL: <http://list.hw.cz/pipermail/hw-list/attachments/20120806/d630facc/attachment.htm>