obsluha pameti - VHDL

[Milan Gerat]

--Kedze ide o plne synchronny navrh, ide o vzajomny rozdiel oneskoreni medzi
vystupmi jednotlivych klopakov a vstupmi na pamati, ide teda najma o signal
/WR oproti ostatnym.

No to mi je samozrejme jasne, preto bez ohladu ci to je CPLD alebo FPGA
treba vyuzit klopaky v IO bunke aby rozdiel bol nepatrny, pripadne ho
korigovat "analogovo" napr. pF C + pripadne maly R.

--V CPLD su klopaky vo vystupnych makrocelach priamo na pinoch, t.j. medzi
nimi rozdiel je nepatrny. V FPGA je to v kazdom inak a ak sa signal
preroutuje z klopaku skrz niekolko dalsich blokov len preto lebo sa inak k
vystupnemu pinu nedostane, tak na nom vznikne oproti ostatnym signalom mozno
aj nie prave zanedbatelne oneskorenie.

CPLD nie je ziadny zazrak, aj FPGA maju klopaky priamo v pri IO pinoch, a to
oneskorenie na pin je hodne male, ba priam by som povedal ze urcite mensie
ako u "staruckej" 95144. Okrem toho je tam spravidla hodne moznosti ako
nastavit elektricky standard alebo mozno by sa dal vyuzit diferencialny
rezim vystupov a pod.

--No, viete, je uplne jedno ze to Vase lacne FPGA dokaze invertovat 200MHz
signal s oneskorenim 1ns, ked tu ide o nieco uplne ine.

No hlavny prinos 200MHz oproti 100MHz je moznost 2x presnejsie nacasovat
napr. citanie dat do FPGA /5ns/ co pri cykle SRAM 10ns nemusi byt na 100MHz
jednoducho realizovatelne, ked zvazime oneskorenia vystupnych signalov na
riadiace piny SRAM /OE/, vstupne oneskorenia DAT do FPGA...



Je mi jasne ze tato nasa rozprava nijako nepomaha problem riesit, ale fakt
je ze FPGA dava viacej moznosti.
Jedine co mozem pre dane riesenie s CPLD realne poradit je myslim tato veta:
Plne synchronny navrh, treba vyuzit klopaky v IO bunke aby rozdiel bol
nepatrny, pripadne ho korigovat "analogovo" napr. pF C + pripadne maly R a
dufat...


Milan

2011/6/17 Jan Waclawek <konfera na efton.sk>

> No, viete, je uplne jedno ze to Vase lacne FPGA dokaze invertovat 200MHz
> signal s oneskorenim 1ns, ked tu ide o nieco uplne ine.
>
> Kedze ide o plne synchronny navrh, ide o vzajomny rozdiel oneskoreni medzi
> vystupmi jednotlivych klopakov a vstupmi na pamati, ide teda najma o signal
> /WR oproti ostatnym. V CPLD su klopaky vo vystupnych makrocelach priamo na
> pinoch, t.j. medzi nimi rozdiel je nepatrny. V FPGA je to v kazdom inak a ak
> sa signal preroutuje z klopaku skrz niekolko dalsich blokov len preto lebo
> sa inak k vystupnemu pinu nedostane, tak na nom vznikne oproti ostatnym
> signalom mozno aj nie prave zanedbatelne oneskorenie.
>
> wek
>
>
> ----- Original Message ---------------
> >---Vsetci sa tu ohanate FPGA a inymi "pokrocilymi" obvodmi ako kuzelnou
> >palickou bez toho, aby ste sa pokusili pochopit podstatu problemu. Ta
> >spociva nie v celkovej priepustnosti pre dane riesenie - to tu uz viaceri
> >vyratali, ze je dostatocna - ale v nespravnom casovani poradi hran
> signalov.
> >A to sa pouzitim FPGA pravdepodobne nevylepsi.
> >
> >Ako sa to vezme, ono je rozdiel ak nieco dokaze max.100MHz a nieco ine
> >/napr. lacne FPGA/ 200MHz. A rovnako je rozdiel ak oneskorenie na pin je
> >povedzme 4ns alebo 1ns...
>
> _______________________________________________
> HW-list mailing list  -  sponsored by www.HW.cz
> Hw-list na list.hw.cz
> http://list.hw.cz/mailman/listinfo/hw-list
>
------------- dal?í ?ást ---------------
HTML p?íloha byla odstran?na...
URL: <http://list.hw.cz/pipermail/hw-list/attachments/20110617/a676f057/attachment.htm>