obsluha pameti - VHDL

[hw na itherm.cz]

omlouvam se ze jsem chvilku nereagoval, ale normalni prace mela prednost 
pred konickem

nejdriv diky vsem za reakce.

vezmu to postupne.
aktualne nejsem limitovany mistem v CPLD, je jeste tak 20 volnych
jak napsal spravne wek problem by nemela byt rychlost pameti, ale jak 
vyresit casovani aby melo spravny prubeh

stale se radi jak to udelat v FPGA. ale nikdo neporadil lepsi architekturu.

pro 640x480 by slo pouzit 100MHz hodiny, ale pro 800x600 by to uz bylo za 
hranici obvodu.

ad problem (chyba) 3 o synchronim designu, zkusim nasimulovat chybu

navic udelam par simulaci s tim jak to vypada pri ruznem zpusobu generovani 
WR.

ohledne galva, to byl prvni plan a presne to co jsem chtel, tak jako jsem 
psal na svem blogu. je tam i video vysledku. 
(http://vectex.itherm.cz/articles/17/lasers-fast-enought)
problemy byly dva - pomala galva, pomale ovladani laseru.
chtelo by to neco jako MEMS XY scanner. bohuzel cena je trosku jinde.

Pavel



----- Original Message ----- 
From: andrej jancura
To: HW-news
Sent: Friday, June 17, 2011 5:54 PM
Subject: Re: obsluha pameti - VHDL


Jano, ja som to lacne FPGA navrhol preto, ze mozes pouzit iny algorytmus 
riesenia a nie si obmedzeny 144 klopakmi. Ja si myslim, ze jeho hlavny 
problem je v tom, ze nema viac klopakov v cpld a tym je obmedzeny pri vybere 
architektury riesenia...

A.



On Fri, 17 Jun 2011 15:20:32 +0200
Jan Waclawek wrote:
> No, viete, je uplne jedno ze to Vase lacne FPGA dokaze invertovat
>200MHz signal s oneskorenim 1ns, ked tu ide o nieco uplne ine.
>
> Kedze ide o plne synchronny navrh, ide o vzajomny rozdiel oneskoreni
>medzi vystupmi jednotlivych klopakov a vstupmi na pamati, ide teda
>najma o signal /WR oproti ostatnym. V CPLD su klopaky vo vystupnych
>makrocelach priamo na pinoch, t.j. medzi nimi rozdiel je nepatrny. V
>FPGA je to v kazdom inak a ak sa signal preroutuje z klopaku skrz
>niekolko dalsich blokov len preto lebo sa inak k vystupnemu pinu
>nedostane , tak na nom vznikne oproti ostatnym signalom mozno aj nie
>prave zanedbatelne oneskorenie.
>
> wek
>
>
> ----- Original Message ---------------
>>---Vsetci sa tu ohanate FPGA a inymi "pokrocilymi" obvodmi ako
>>kuzelnou
>>palickou bez toho, aby ste sa pokusili pochopit podstatu problemu. Ta
>>spociva nie v celkovej priepustnosti pre dane riesenie - to tu uz
>>viaceri
>>vyratali, ze je dostatocna - ale v nespravnom casovani poradi hran
>>signalov.
>>A to sa pouzitim FPGA pravdepodobne nevylepsi.
>>
>>Ako sa to vezme, ono je rozdiel ak nieco dokaze max.100MHz a nieco
>>ine
>>/napr. lacne FPGA/ 200MHz. A rovnako je rozdiel ak oneskorenie na pin
>>je
>>povedzme 4ns alebo 1ns...
>
> _______________________________________________
> HW-list mailing list - sponsored by www.HW.cz
> Hw-list na list.hw.cz
> http://list.hw.cz/mailman/listinfo/hw-list




_______________________________________________
HW-list mailing list  -  sponsored by www.HW.cz
Hw-list na list.hw.cz
http://list.hw.cz/mailman/listinfo/hw-list