<p>--Kedze ide o plne synchronny navrh, ide o vzajomny rozdiel oneskoreni medzi vystupmi jednotlivych klopakov a vstupmi na pamati, ide teda najma o signal /WR oproti ostatnym. </p><p>No to mi je samozrejme jasne, preto bez ohladu ci to je CPLD alebo FPGA treba vyuzit klopaky v IO bunke aby rozdiel bol nepatrny, pripadne ho korigovat "analogovo" napr. pF C + pripadne maly R.</p>
<p>--V CPLD su klopaky vo vystupnych makrocelach priamo na pinoch, t.j. medzi nimi rozdiel je nepatrny. V FPGA je to v kazdom inak a ak sa signal preroutuje z klopaku skrz niekolko dalsich blokov len preto lebo sa inak k vystupnemu pinu nedostane, tak na nom vznikne oproti ostatnym signalom mozno aj nie prave zanedbatelne oneskorenie.</p>
<p>CPLD nie je ziadny zazrak, aj FPGA maju klopaky priamo v pri IO pinoch, a to oneskorenie na pin je hodne male, ba priam by som povedal ze urcite mensie ako u "staruckej" 95144. Okrem toho je tam spravidla hodne moznosti ako nastavit elektricky standard alebo mozno by sa dal vyuzit diferencialny rezim vystupov a pod.</p>
<p>--No, viete, je uplne jedno ze to Vase lacne FPGA dokaze invertovat 200MHz signal s oneskorenim 1ns, ked tu ide o nieco uplne ine.</p><p>No hlavny prinos 200MHz oproti 100MHz je moznost 2x presnejsie nacasovat napr. citanie dat do FPGA /5ns/ co pri cykle SRAM 10ns nemusi byt na 100MHz jednoducho realizovatelne, ked zvazime oneskorenia vystupnych signalov na riadiace piny SRAM /OE/, vstupne oneskorenia DAT do FPGA...</p>
<p> </p><p>Je mi jasne ze tato nasa rozprava nijako nepomaha problem riesit, ale fakt je ze FPGA dava viacej moznosti.<br>Jedine co mozem pre dane riesenie s CPLD realne poradit je myslim tato veta:<br>Plne synchronny navrh, treba vyuzit klopaky v IO bunke aby rozdiel bol nepatrny, pripadne ho korigovat "analogovo" napr. pF C + pripadne maly R a dufat...</p>
<p><br>Milan<br><br></p><div class="gmail_quote">2011/6/17 Jan Waclawek <span dir="ltr"><<a href="mailto:konfera@efton.sk">konfera@efton.sk</a>></span><br><blockquote style="margin: 0px 0px 0px 0.8ex; padding-left: 1ex; border-left-color: rgb(204, 204, 204); border-left-width: 1px; border-left-style: solid;" class="gmail_quote">
No, viete, je uplne jedno ze to Vase lacne FPGA dokaze invertovat 200MHz signal s oneskorenim 1ns, ked tu ide o nieco uplne ine.<br>
<br>
Kedze ide o plne synchronny navrh, ide o vzajomny rozdiel oneskoreni medzi vystupmi jednotlivych klopakov a vstupmi na pamati, ide teda najma o signal /WR oproti ostatnym. V CPLD su klopaky vo vystupnych makrocelach priamo na pinoch, t.j. medzi nimi rozdiel je nepatrny. V FPGA je to v kazdom inak a ak sa signal preroutuje z klopaku skrz niekolko dalsich blokov len preto lebo sa inak k vystupnemu pinu nedostane, tak na nom vznikne oproti ostatnym signalom mozno aj nie prave zanedbatelne oneskorenie.<br>
<br>
wek<br>
<div class="im"><br>
<br>
----- Original Message ---------------<br>
>---Vsetci sa tu ohanate FPGA a inymi "pokrocilymi" obvodmi ako kuzelnou<br>
>palickou bez toho, aby ste sa pokusili pochopit podstatu problemu. Ta<br>
>spociva nie v celkovej priepustnosti pre dane riesenie - to tu uz viaceri<br>
>vyratali, ze je dostatocna - ale v nespravnom casovani poradi hran signalov.<br>
>A to sa pouzitim FPGA pravdepodobne nevylepsi.<br>
><br>
>Ako sa to vezme, ono je rozdiel ak nieco dokaze max.100MHz a nieco ine<br>
>/napr. lacne FPGA/ 200MHz. A rovnako je rozdiel ak oneskorenie na pin je<br>
>povedzme 4ns alebo 1ns...<br>
<br>
</div><div><div></div><div class="h5">_______________________________________________<br>
HW-list mailing list - sponsored by <a href="http://www.HW.cz" target="_blank">www.HW.cz</a><br>
<a href="mailto:Hw-list@list.hw.cz">Hw-list@list.hw.cz</a><br>
<a href="http://list.hw.cz/mailman/listinfo/hw-list" target="_blank">http://list.hw.cz/mailman/listinfo/hw-list</a><br>
</div></div></blockquote></div><br>