Re: Re: Xilinx FPGA s DDR2

[petrtos na altopro.cz]

> No, ono to je ako vsade, nejake "zaklady" sa vzdy predpokladaju... Preto som doporucoval citat SDRAMkove datasheety na uvod. V skutocnosti som nikdy nestudoval DDR, nebol dovod, ale rychly kuk do datasheetov ukazuje, ze je to v podstate nadstavba nad SDRAM. 



Principy poznam, porad ale cekam ze tam vybafne neco extra uzasne proc je pouzivani DDR takove tabu a nic se nekona. Vzhledem k tomu, ze je realne nepotrebuju pouzit, tak o tom jen pisu sem abych se neco dozvedel.




> Napriklad, ako hlboko si prenikol do funkcie tych nastrojov, ktore na navrh tych FPGA pouzivas, a ako presne vies ich suvis s vnutornostami tych FPGA?


Doufam ze dostatecne (respektive i tak jak to vyrobci dovoluji, bitovou mapu FPGA jsem skutecne nevidel, ani nevim jak se s cim implementator vyporadava, pokud vim neni to dostupna informace). Ale treba detailni manualni floorplanning jsem nikdy nepouzival a u DDR radicu se to uvadi jako nutnost. Zatimco u beznych designu se tomu vsicni snazi vyhnout, protoze tim zenou design na hranu a tim i do potencialnich problemu pri re-designu.




> Zrejme ano. A samozrejme sa na to pouziju simulatory, ktore vedia simulovat aj casovanie. Tych "procesov" je len niekolko, takze to nie je nemozne odsimulovat - v podstate porovnas odsimulovane prave s tymi waveformami z datasheetov. Principialne to je jednoduche; samozrejme je problem v detailoch (prave v tom, ake nastroje na navrh su k dispozicii a ako dobre ich ovladas).


Tak to je samozrejme obecna pravda, proti tomu se neda nic rict. Zajimaly mne ty detaily a proto jsem se k dotazu pripojil. Vrta mi hlavou kuprikladu to jak se realne bude chovat sbernice, kdyz se hodiny budou sirit po vnitrnich low-skew spojich a zbytek se bude realizovat logikou. Pro bezne veci to nevadi, je to plus, ze je vse bliz idealnimu synchronnimu stavu. Pro DDR obzvlastne jsme ale uz trosku nekde jinde s frekvenci sbernice a 


Memtest se mi nezda jako optimalni testovani, nepoznam z nej jake jsou rezervy na sbernici. Bez analyzatoru a specialnich nastavcu do modulovych slotu nic nezmerim, vypisy dat z vnitrku FPGA jsou uz na urovni memtestu. Nemel bych dobry pocit to v tomhle stavu hypoteticky  posilat do vyroby. Treba ma nekdo zkusenosti co jineho se jeste pro testovani udelat co me nenapadlo. Proto jsem to zminil. Minimalne mozna variovat napajeci napeti, teplotu, fazi mesice a psychicky stav obsluhy. :-)
Otazkou je jestli se tim vyrobci motherboardu do PC jako nejvetsiho spotrebitele DDR vubec nejak zabyvaji nebo to proste vychazi ze zkusenosti a pak z toho jsou ty nektere problematicky fungujici PC.


 
> No, ja som to neuviedol kvoli tomu "sulozeniu", ale kvoli zdorazneniu toho, ze ak chces zvacsovat celkovu pamat pouzitim viacerych cipov (napr. v module), tak drviva vacsina pinov je spojenych paralelne.


Pointu jsem pochopil. Spis jsem mel pri otazce na moduly v hlave myslenku zda refresh probiha u vice cipu na sbernici nejak specificky nebo se u vsech spusti zaraz. Pokud vzdy jeden chip obhospodaruje cely adresni prostor a je jich tam nekolik jen kvuli zvyseni sirky dat tak logicky je to stejne, pokud je v kazdem chipu jen cast adresniho prostoru, tak o tom pravdepodobne (?) musi radic vedet a posilat jim prikazy podle toho. K tomu na module bude asi ta konfiguracni EEPROM, info o typu chipu, casovani a jejich rozlozeni v adresnim prostoru. 
MCM beru, na tom nic neni, ale stacked se mi nezda ze by byl tak stara technologie, kdyz se na to teprve ted tvori nastroje (nedavno Cadence hlasala ze uz to umeji). Ale zas tak prehled o vyrobnich tecnologiich nemam. Informace mam jen z toho co kde zahlednu.


Zkus jeste chvili v dobrem rypat a ja uz ty chipy asi fakt objednam jen z hecu. :-)


Tosa