Xilinx FPGA s DDR2

[Jan Waclawek]

>Ono to s tim ctenim datasheetu neni tak jednoduche. Konkretne u vsech typu pameti si prijdu jako ze se predpoklada ze to a ono kazdy preci vi, tak se to uz nebude dokola omilat. Jedine co se clovek dozvi jsou waveformy a seznam prikazovych sekvenci. 

No, ono to je ako vsade, nejake "zaklady" sa vzdy predpokladaju... Preto som doporucoval citat SDRAMkove datasheety na uvod. V skutocnosti som nikdy nestudoval DDR, nebol dovod, ale rychly kuk do datasheetov ukazuje, ze je to v podstate nadstavba nad SDRAM. 

No a samozrejme nie kazdy vyrobca si dava namahu tam tie "zname" veci davat, kedze sa jedna o viacmenej standard. Predpokladam, ze sa da najst aj nejaky genericky JEDEC dokument, ale nebudem ho hladat. Ked ma to onoho casu zaujimalo, tak som si cital datasheety od ISSI a Elpidy; napriklad datasheety od Samsungu su typicky na tento ucel nepouzitelne.

>Nerikam ze IP je spatny pristup, jen mam prirozeny odpor k vecem, kterym nerozumim a nemuzu si je podrobne prostudovat. 

Je len otazne, ci mas cas to studovat. U veci nad urcitu zlozitost musis jednoducho akceptovat, ze "je to tak". 

Napriklad, ako hlboko si prenikol do funkcie tych nastrojov, ktore na navrh tych FPGA pouzivas, a ako presne vies ich suvis s vnutornostami tych FPGA?


>Ohledne casovani jsem ale nemyslel hlidat pocty registru v ceste, ale casovani pod urovni hodinove periody. Predpokladam, ze fixni layout DDR3 radicu u nekterych FPGA bude prave z tohoto duvodu, ale je to jen domenka. 

Zrejme ano. A samozrejme sa na to pouziju simulatory, ktore vedia simulovat aj casovanie. Tych "procesov" je len niekolko, takze to nie je nemozne odsimulovat - v podstate porovnas odsimulovane prave s tymi waveformami z datasheetov. Principialne to je jednoduche; samozrejme je problem v detailoch (prave v tom, ake nastroje na navrh su k dispozicii a ako dobre ich ovladas).

---

>Ohledne tvych soulozicich cipu ... prichazi to ted posledni dobou hodne do soucasnych trendu. 

No, ja som to neuviedol kvoli tomu "sulozeniu", ale kvoli zdorazneniu toho, ze ak chces zvacsovat celkovu pamat pouzitim viacerych cipov (napr. v module), tak drviva vacsina pinov je spojenych paralelne.

Ale inak multichip (MCM)/stacked chip je trend uz minimalne poldruha desatrocia, len sa to neroztrubuje. Napriklad som robil s jednou variantou mojich oblubenych '51, ktore pochadzali od firmy Waferscale (ako aj schema hovori, kupil ich onoho casu ST), volali sa uPSD3xxx. Waferscale predtym robili taku kombinaciu RAM/FLASH/PLD, no a tu '51 "jednoducho" na to prilepili ako druhy cip. Navonok to bolo jedno TQFP, uplne tenucke, nijako sa to nedalo poznat ze vnutri su dva cipy na sebe, ani to nikde v datasheetoch atd. nepisali (nebolo preco).

wek