Re: Xilinx FPGA s DDR2

[petrtos na altopro.cz]

Ono to s tim ctenim datasheetu neni tak jednoduche. Konkretne u vsech typu pameti si prijdu jako ze se predpoklada ze to a ono kazdy preci vi, tak se to uz nebude dokola omilat. Jedine co se clovek dozvi jsou waveformy a seznam prikazovych sekvenci. 
Nerikam ze IP je spatny pristup, jen mam prirozeny odpor k vecem, kterym nerozumim a nemuzu si je podrobne prostudovat. 
Nejspis z toho asi ale delam prilis vedu, chtelo by to zkusit a pak teprve resit problemy. Ohledne casovani jsem ale nemyslel hlidat pocty registru v ceste, ale casovani pod urovni hodinove periody. Predpokladam, ze fixni layout DDR3 radicu u nekterych FPGA bude prave z tohoto duvodu, ale je to jen domenka. 

Ohledne tvych soulozicich cipu ... prichazi to ted posledni dobou hodne do soucasnych trendu. Vrstveni cipu nad sebe asi bude co nevidet standard. Virtex 7 uz pouziva propojovani nekolika cipu v ramci jednoho pouzdra pomoci jineho cipu (zatim tedy pasivniho). Za chvili asi budeme kupovat tu prezentovanou upravu i s BGA, ktere budou mit zespoda kulicky a zvrchu plosky. :-))


Tosa



----- Původní zpráva ----- 
> Odesilatel: "Jan Waclawek" <konfera na efton.sk> 
> Příjemce: HW-news <hw-list na list.hw.cz> 
> Datum: 28-07-2011 10:37 
> Předmět: Re: Re: Xilinx FPGA s DDR2 
> 
> >To by me osobne zajimalo jak se DDR radice vytvareji bez pripravenych IP. 
> 
> No, precitas datasheet a proste to napises... :-)
> 
> >Pokrocil tu nekdo na tuto uroven 
> 
> DDR nie, kolega riesil SDRAM, ale principialne je to to iste.
> 
> >a muze strucne shrnout jak se nastavuje casovani a jak se pak testuje funkcnost? 
> 
> No, precitas datasheet... DDRAM su tiez synchronne, takze "len" pocitas cykly... Podobne test funkcnosti - proste pocitas cykly v simulatore; samozrejme treba mat na pamati aj elektricke zalezitosti, bavime sa o frekvenciach kde je plosak uz vedenim.
> 
> >Jak se u modernich DRAM dela vlastne refresh? 
> 
> Precitaj si datasheet. Zacni nejakou SDRAM.
> 
> S/DDRAM maju kontroler, do ktoreho zapisujes prikazy - napriklad "zacni citat burst tolko a tolko bytov z takejto a takejto adresy" a potom niekolko cyklov cakas kym sa vykonaju. Podobny prikaz je pre refresh. Tych modov na refresh je niekolko, niektore su viac ci menej "automaticke", ale Ty musis zabezpecit, aby bola pamat vcas instruovana ten refresh vykonat a mala dost casu ho vykonat.
> 
> Tie prikazy su standardne (JEDEC ci co), takze si mozes precitat ktorykolvek datasheet, vsade je to rovnako, lisi sa to len poctom cyklov. Mozno niektore cipy maju nejake vychytavky naviac, ale zaklad je ten isty. Doporucujem zacat citat datasheet od nejakej starsej/jednoduchsej SDRAM; DDRAM su nadstavba.
> 
> 
> >Je to nejak jinak u celych modulu nez u samostatnych cipu?
> 
> Moduly su len samostatne cipy naletovane na jeden plosak, s tym, ze su adresne a datove zbernice pospojovane a riadiace vodice su povyvadzane osobitne (plus nejake smetie ohladom elektrickeho prisposobenia a identifikacna eeprom, ale to je na ucel tejto otazky irelevantne). 
> 
> Robil si niekedy SRAM/EPROM dvojnasobnej velkosti metodou suloziacich cipov? Napr. http://www.8052.com/users/wek/PICT0002.jpg (to je nie moja robota, ale autor je tu v konferencii a rad pochvalim zariadenie, ktore je tu odfotene, a ktore mi roky dobre sluzilo). Vsetky nohy su pospajane, len chipselect je osobitne. Velmi podobne su aj tie moduly, a to uz od cias SIP DRAM modulov, ak si to este niekto pamata.
> 
> >Zatim jsem se setkal jen s pouzivanim IP a duverou ze to funguje pro provedeni neceho podobneho jako je memtest v linuxu.
> 
> Ale to nie je zly pristup. Vlastny radic sa oplati robit len vtedy, ked ten "hotovy" je trebars prilis zbytocny pre Tvoj ucel, alebo naopak mu nejaka vlastnost chyba.
> 
> wek
> 
> _______________________________________________
> HW-list mailing list  -  sponsored by www.HW.cz
> Hw-list na list.hw.cz
> http://list.hw.cz/mailman/listinfo/hw-list

-- 
Petr Tosovsky