VHDL - signaly v processu?

[Jan Smrz]

Zde si dovoluji oponovat, neb D flip-flop reagujici na sestupnou hranu
je zde prave proto, aby tam zadny glitch nebyl, jen je tam podminka, aby
zpozdeni pres D flip-flop bylo dostatecne ( v realu je, pripadne lze
osetrit buffery/invertory mezi Dckem a ANDem)
Zpozdeni mi neni jasne, ktere je na mysli.

J.S.


Petr Tošovský wrote:
> Fungovat to bude, jen to se tu mluvilo o tom, ze to neni synchronni
> design (clock_out neni po pruchodu ANDem synchronni s clock,
> pravdepodobne bude na clk_out glitch) a asi bude vystup o jeden
> hodinovy takt posunuty od toho co byste ocekaval.