VHDL - signaly v processu?

[Petr Tošovský]

hm hm, to s glitchem je pravda, nedomyslel jsem to do konce.
S tim zpozdenim jsem to myslel tak ze studenti co se u me ucili VHDL 
porad meli problem, ze zmeny signalu nastanou az pri zmene hodin a ze 
tedy signal muzou v tom stavu jak jej potrebuji pouzivat az v 
nasledujicim taktu. Delavalo to skutecne problemy dost casto. V tomto 
pripade nedochazi k hradlovani hodin toho daneho pulzu, ale az toho 
nasledujiciho po sestupne hrane. Je to logicke, ale lide co se uci VHDL 
to nevidi.

Tosa


Jan Smrz wrote:
> Zde si dovoluji oponovat, neb D flip-flop reagujici na sestupnou hranu
> je zde prave proto, aby tam zadny glitch nebyl, jen je tam podminka, aby
> zpozdeni pres D flip-flop bylo dostatecne ( v realu je, pripadne lze
> osetrit buffery/invertory mezi Dckem a ANDem)
> Zpozdeni mi neni jasne, ktere je na mysli.
>
> J.S.
>
>
> Petr Tošovský wrote:
>   
>> Fungovat to bude, jen to se tu mluvilo o tom, ze to neni synchronni
>> design (clock_out neni po pruchodu ANDem synchronni s clock,
>> pravdepodobne bude na clk_out glitch) a asi bude vystup o jeden
>> hodinovy takt posunuty od toho co byste ocekaval.
>>     
>
> _______________________________________________
> HW-list mailing list  -  sponsored by www.HW.cz
> Hw-list@list.hw.cz
> http://list.hw.cz/mailman/listinfo/hw-list
>
>