VHDL - signaly v processu?

[Petr Tošovský]

j.Krajinka@seznam.cz wrote:
> Ja na to cucim a rikam si, to je nejaka blbost, jak sakra ten obvod odmeri 20ns,kdyz nema hodiny, nasledne minu mnoho PeV enegrie pri googleni, abych nasledne zjistil, ze tento kond neni urcen pro syntezu,ale autor tuto informaci nepovazoval za dulezitou atd.
>   
Jak sam muzete videt, v nazvu knihy a pokud si vzpominam dobre i na 
obsah neni nic o pouziti ve FPGA. Obvykle si lidi mysli ze VHDL je pouze 
pro FPGA, ale to neni, primarne je to jazyk na verifikaci funkce 
logickych obvodu a tam je funkce wait velice potrebna.
> Nac se potam, pujcim si kod, ktery tu nedavno probehl. Pokud to spravne chapu, tak by to nemelo fungovat, protoze signalu clock_en
> se hodnota priradi az na konci procesu a tudiz ji uvnitr nelze smysluplne negovat?
> Pletu se nebo pokud tomu tak je tak jak se to resi spravne?
>   
Kod ktery jste uvedl vygeneruje D klopny obvod ktery bude mit citlivost 
hodinoveho vstupu an sestupnou hranu a svuj vystup Q pripojeny pres 
invertor na D vstup a u toho bude asynchronni reset registru pripojeny 
na resetovaci signal. Na vystupu Dcka pak bude AND kam budou take 
pripojeny hodiny. Fungovat to bude, jen to se tu mluvilo o tom, ze to 
neni synchronni design (clock_out neni po pruchodu ANDem synchronni s 
clock, pravdepodobne bude na clk_out glitch) a asi bude vystup o jeden 
hodinovy takt posunuty od toho co byste ocekaval.

Uceni VHDL se podda, jen clovek musi zmenit trosku mysleni. Me k tomu 
pomaha (jak je videt) obvodova interpretace a proto take casto pouzivam 
RTL vizualizaci syntezi v podobe schematu.

Tosa