Reverzni citac pro incrementalni encoder

[Danhard]

RC oscilator je udelany tak, ze na nejakych fazove-amplitudovych vztazich
nezalezi, jde jen o to aby to delalo funkci buffer a invertor, nevadi ani
hystereze. Jde to bez problemu do cca 20MHz. Celkem 2R a C.
Oscilator zabere 3 piny na CPLD, protoze se me nedari z nejakych neznamych
duvodu spojit vystup makrocely se vstupem centralnich hodin na jednom pinu,
tak je to propojeno venkem. HW by to mel umet, fitting to neumi. Nevim jak
ted, resil jsem to s podporou Xilinxu pred 5 lety, a nevyresil.

Nehodlam se spokojit s pouckou, ze to Xilinx nedoporucuje a hotovo, jenom si
krejou zada :o)

Danhard
*******

Mam taky pocit, ze pod stabilitou sa nemysli vyhradne stabilita
frekvencie, ale vobec pritomnost oscilacii... Neviem to teraz najst, ale
mam taky pocit, ze som cital nieco ako "nezarucitelne fazovo-amplitudove
vztahy". Zrejme to suvisi s tym, ze Xilinx - ako ostatne dnes uz vsetci
vyrobcovia programovatelnej logiky - je fabless, a ked im to upecie ina
fabrika, moze to mat z analogoveho pohladu uplne ine vlastnosti...

Ja viem, v praxi sa taketo neuvazuje... :-)))

wek



Danhard wrote:
> Me na stabilite nezalezi, potrebuji jen neco, co se mydli, aby mohl byt
> proveden synchronni design :o)
>
> Danhard
>
> Danhard wrote:
>
>>Oscilator (clk) tak kolem 1MHz se da udelat take ze dvou hradel v CPLD a
>>vnejsiho RC clenu.
>
>
> To je to o com Xilinx pise ze sa to nema robit? :-)))
>
http://www.xilinx.com/xlnx/xil_tt_faq.jsp?iLanguageID=1&sProduct=Xilinx+CPLD
> s#11894
>
> wek
_______________________________________________
HW-list mailing list  -  sponsored by www.HW.cz
Hw-list@list.hw.cz
http://list.hw.cz/mailman/listinfo/hw-list