Reverzni citac pro incrementalni encoder

[Jan Waclawek]

Mam taky pocit, ze pod stabilitou sa nemysli vyhradne stabilita 
frekvencie, ale vobec pritomnost oscilacii... Neviem to teraz najst, ale 
mam taky pocit, ze som cital nieco ako "nezarucitelne fazovo-amplitudove 
vztahy". Zrejme to suvisi s tym, ze Xilinx - ako ostatne dnes uz vsetci 
vyrobcovia programovatelnej logiky - je fabless, a ked im to upecie ina 
fabrika, moze to mat z analogoveho pohladu uplne ine vlastnosti...

Ja viem, v praxi sa taketo neuvazuje... :-)))

wek



Danhard wrote:
> Me na stabilite nezalezi, potrebuji jen neco, co se mydli, aby mohl byt
> proveden synchronni design :o)
> 
> Danhard
> 
> Danhard wrote:
> 
>>Oscilator (clk) tak kolem 1MHz se da udelat take ze dvou hradel v CPLD a
>>vnejsiho RC clenu.
> 
> 
> To je to o com Xilinx pise ze sa to nema robit? :-)))
> http://www.xilinx.com/xlnx/xil_tt_faq.jsp?iLanguageID=1&sProduct=Xilinx+CPLD
> s#11894
> 
> wek