Reverzni citac pro incrementalni encoder

[Danhard]

Me na stabilite nezalezi, potrebuji jen neco, co se mydli, aby mohl byt
proveden synchronni design :o)

Danhard

Danhard wrote:
> Oscilator (clk) tak kolem 1MHz se da udelat take ze dvou hradel v CPLD a
> vnejsiho RC clenu.

To je to o com Xilinx pise ze sa to nema robit? :-)))
http://www.xilinx.com/xlnx/xil_tt_faq.jsp?iLanguageID=1&sProduct=Xilinx+CPLD
s#11894

wek