FPGA (CPLD) a (a)synchronni navrh?

[Marek Peca]

Milane,

> --Tak moment. Ted mi to bud nemysli, nebo jste dal spatny priklad (1).
> --At na to koukam jak koukam, zda se mi, ze v prikladu 1 je Karnaughova
> --mapa kombinacniho obvodu spojita, takze si nedovedu predstavit jediny
> --pripad, kdy dojde k hazardu. Pletu se?
> 
> Kasli na spojitu K.M. tu ide o technologicky problem zvolenej architektury, 
> ktora ma inak 1000000 vyhod.
> V FPGA je to realizovane SRAM, takze teoria hazardu neplati uplne. Ide o 
> jednoduche prepinanie adresy v SRAM na zaklade vstupov /A,B,C/ sa meni 
> adresa vystupnej bunky kde je bud "0" alebo "1" podla funkcie. A pri tom 
> prepinani vznikaju kratke "smrnce". Samozrejme nie vzdy.

dekuju za objasneni zdroje hazardu. Ta kombinacni logika realizovana
pameti mi proste pri prechodu od jedne kombinace k jine muze projit
nejakou cestou, kde je jina uroven. Hm. Moc nechapu, proc k tomu
dochazi, ale budu tomu verit.

Dekuji za objasneni.
Zdravi Marek.