FPGA (CPLD) a (a)synchronni navrh?

[Jan Waclawek]

Dovolil som si maly digest na tuto temu z predchadzajucich rocnikov 
hw-listu:

http://list.hw.cz/pipermail/hw-list/2004-October/055085.html a nasledujuce

http://archivnews.hw.cz/2004-July/123128.html a predchadzajuce

Thread "OT: Hazardni stavy pri asynchronnim designu" z oktobra 2003 
(oktober=rijen - to si pamatam ako VOSR=VRSR :-), bohuzial tento mesiac 
v archive chyba

wek