VHDL - edge sensitive problem
Karel Radkovský
karel.radkovsky@seznam.cz
Úterý Červenec 12 10:27:36 CEST 2005
Dobry den,
zkusil bych to takto:
ten signal zkuste pres primitivy IBUF a BUFG proroutovat na globalni hodiny,
viz
http://www.talkaboutprogramming.com/group/comp.lang.verilog/messages/26871.html
S pozdravem
--
Karel Radkovsky.
----- Original Message -----
From: "Jiri Beranek" <beranek@gost-elektronic.cz>
To: <hw-list@list.hw.cz>
Sent: Tuesday, July 12, 2005 4:09 AM
Subject: VHDL - edge sensitive problem
Zdravim, mam problem s timto:
process (test_sig)
begin
if (test_sig'event and test_sig='1')
then
test<='0';
end if;
end process;
test_sig je vstup namapovany na pin SPARTANA II, ktery neni GCK.
Hlasi mi to nasledujici chybu:
Illegal LOC on IPAD symbol "test_sig" or BUFGP symbol
test_sig_BUFGP" (output signal=test_sig_BUFGP), IPAD-IBUFG should only be
LOCed
to GCLKIOB site.
Kdyz test_sig namapuju na pin ktery je GCK, tak je to OK.
Otazka je: co mam napsat nebo udelat, aby to chodilo i s ne GCK piny?
Dekuji Jirka B.
_______________________________________________
HW-list mailing list - sponsored by www.HW.cz
Hw-list@list.hw.cz
http://list.hw.cz/mailman/listinfo/hw-list
Další informace o konferenci Hw-list