VHDL - cteni vstupu v processu

[Vaclav PEROUTKA]

Nevim, co pouzivate za nastroj pro syntezu, ale napr. u Synopsysu 
nastavujete behem syntezy hodiny, ke kterym jsou vztazeny vstupy (a 
vystupy), a jejich minimalni a maximalni zpozdeni vztazene k temto 
hodinam. Predpokladam, ze to tak je i u jinych.

Tedy - pomoci VHDL popisete, co ma delat dany obvod, pomoci skriptu pro 
syntezu popisete, jak ma byt ten obvod rychly a jak se ma chovat ke 
svemu okoli. A prekladac se s tim uz nejak popere.

VP

Jiri Bezstarosti wrote:

>Mate pravdu, zpozdeni zmeny dat za hranou je opravdu slusne, jen jsem chtel
>byt chytrejsi a popsal situaci co nejjednoduseji to slo. V realu jde o kus
>pameti prilepene k CPLD. Sice uz mam takovou aplikaci, ale tam jsem hranou
>zvetsil adresu a dalsi hranou cetl data atd. 
>--
>Jiri Bezstarosti
>
>  
>