VHDL - cteni vstupu v processu

[Milan]

Nepoznam sice detaily, ani presne casovanie problemu.
ALE:
-asi by som si vybral vhodnu suciastku min. SPARTAN2 a viac
-50MHz oscilator pre DSP by som vnutorne nasobil na 100MHz /mozno az na 
200MHz/ a nafazoval samozrejme.
-no a mal by som 10ns /resp.5ns/ na synchronne riesenie

Ako vravim, nepoznam detaily casovania pameti ani DSP, ale bolo by to 0-10ns 
/resp. 0-5ns/ casovej variability nezavislej od nafitovania, coz pre 
asynchronne riesenie ako iste uznate neplati a je mozne to riesit iba 
prisnymi casovimi poziadavkami na kriticke signaly.
Uznavam ze existuje pripad ze by to neslo. T.j ak mam naozaj iba 8ns a 
logika je zlozita a potrebuje viac ako 5ns a existuje asynchronne riesenie 
casovej narocnosti 5-8ns. Ale aj v takom pripade by som radsej siahol po 
rychlejsej rodine Xilinx ktora by tu logiku implementovala pod 5 ns.
Ja viem ze je to iba teoretizovanie a ked po 1/2 praci clovek narazi na 
drobnost s ktorou neratal je lepsie ju vyriesit ako vyhlasit ze potrebuje 
novy HW, takze v takychto pripadoch  asynchronna logika=ANO ale opatrne.

Milan

P.S.
Tvarime sa akoby sme sa hadali a pri tom mame rovnaky nazor na vec.


----- Original Message ----- 
From: "Danhard" <danhard@volny.cz>
To: "[HWnews]" <hw-list@mailman.nethouse.cz>
Sent: Wednesday, October 06, 2004 4:08 AM
Subject: Re: VHDL - cteni vstupu v processu


> Ty procesory byly Siemens C167 na 40MHz a TexasInstr. DSP TMS430 na 50MHz,
> normalne to nemelo zdrzovat to DSPcko, z ktereho tam jel program, ta C167 
> tam
> lezla jen datove.
> Pristupova doba pro DSP byla 25ns, z toho 12ns sezrala pamet, 5ns 
> oddelovaci
> buffery na arbitraci v FPGA zbyvalo 8ns.
>
> Jake hodiny byste doporucoval ?
>
> Danhard
>
>
>> To ze neboli k dispozicii rychle hodiny je chyba navrhu. Mohli byt kludne 
>> s
>> externeho oscilatora, nesynchronne s procesormi, podstatne je aby boli
>> dostatocne rychle na zasynchronizovanie dejov.
>> S takym HW v kombinacii s FPGA by som sa ani nebavil. Mozno to bola 
>> nejaka
>> zapeklita specialita. Ale zo skusenosti viem, ze takto zvicajne navrhe HW
>> clovek neznaly problematiky FPGA /tym samozrejme nechcem nikoho urazit/.
>> Toto sa zrejme stava hlavne u firiem kde kategorizuju vyvojarov FPGA do
>> kategorie programatorov a DPS im navrhuje niekto iny.
>>
>> Milan
>
>
> _______________________________________________
> HW-list mailing list  -  sponsored by www.HW.cz
> HW-list@mailman.nethouse.cz
> http://mailman.nethouse.cz/mailman/listinfo/hw-list
>
>
>
>
> __________ Informacia od NOD32 1.885 (20041006) __________
>
> Tato sprava bola preverena antivirusovym systemom NOD32.
> http://www.eset.sk
>
>