Verilog nebo VHDL ?

[Jakub Slajs]

Zdravim,

> mne zajimalo jestli je nejaky velky rozdil ...

Zkuste si na webu (Xilinx) najit soubor xst.pdf "Xilinx
Synthesis Technology (XST) User Guide". Je tam kapitola
"HDL Coding Techniques" a tam je pro jednoduche zakladni
bloky (posuvny registr, citac, mux atd.) ukazka kodu ve
VHDL a Verilogu.

Jinak jak uz tu bylo receno VHDL je ukecanejsi (nabizi
ale vetsi uroven abstrakce, knihovny atd.) a ma vice
moznosti ohledne datovych typu (coz nemusi byt vzdy vyhoda).

J.S.
____________________________________________________________
Internet Expres vám přináší nové možnosti zábavy - filmy, hudbu, hry, sport, to vše si budete na internetu užívat bez čekání, po celý den.
http://ad.seznam.cz/clickthru?spotId=74659