Verilog nebo VHDL ?

[Milan Malich]

zdravim
Dekuji vsem za informace. Zustanu u VHDL, ale Verilog se taky
naucim. Milan Malich

----- PŮVODNÍ ZPRÁVA -----
Od: "Jakub Slajs" <xSlajsJ@seznam.cz>
Komu: "[HWnews]" <hw-list@mailman.nethouse.cz>
Předmět: Re: Verilog nebo VHDL ?
Datum: 3.6.2004 - 12:19:31

> Zdravim,
> 
> > mne zajimalo jestli je nejaky velky
> > rozdil ...
> 
> Zkuste si na webu (Xilinx) najit soubor
> xst.pdf "Xilinx
> Synthesis Technology (XST) User Guide". Je
> tam kapitola
> "HDL Coding Techniques" a tam je pro
> jednoduche zakladni
> bloky (posuvny registr, citac, mux atd.)
> ukazka kodu ve
> VHDL a Verilogu.
> 
> Jinak jak uz tu bylo receno VHDL je
> ukecanejsi (nabizi
> ale vetsi uroven abstrakce, knihovny atd.)
> a ma vice
> moznosti ohledne datovych typu (coz nemusi
> byt vzdy vyhoda).
> 
> J.S.
> ____________________________________________________________
> Internet Expres vám přináší nové možnosti
> zábavy - filmy, hudbu, hry, sport, to vše
> si budete na internetu užívat bez čekání,
> po celý den.
> http://ad.seznam.cz/clickthru?spotId=74659
> _______________________________________________
> HW-list mailing list  -  sponsored by
> www.HW.cz
> HW-list@mailman.nethouse.cz
> http://nethouse.cz/mailman/listinfo/hw-list
> 

-- 
Nejlevnjsi nabidka vysokorychlostniho internetu ADSL na trhu!
VOLNY ADSL 512/128kbit/s. Jiz za 549Kc bez DPH mesicne! Vice na
http://adsl.volny.cz