Verilog nebo VHDL ?

[Tomas Mainzer]

Rozdil VHDL/Verilog je nekde na urovni rozdilu Pascalu a C-cka.
Verilog je takovy trosku vice "low level" (lepe se v nem tyto veci
popisuji - sam ho neumim takze tohle je info z doslechu), VHDL je ukecane
(az moc) ale (alepon pro mne) prehlednejsi.
Ve zdejsich krajich se asi vice uziva VHDL.
T.M.


> Dobry den
> Chtel bych se zeptat jestli je mezi Verilog nebo VHDL nejaky
> podstatny rozdil. Jde mi o to, ze jsem odkojeny C a VHDL mi
> pripada dost ukecane. Proto uvazuju o prechodu na Verilog a proto
> mne zajimalo jestli je nejaky velky rozdil napr. ve VHDL urcitou
> vec udelate snadno a s Verilogem se natrapite a naopak. Nebo jde
> proste jenom o jinou syntaxi. Staci odkaz kde se jsou rozebrane
> rozdily. Milan Malich
> _______________________________________________
> HW-list mailing list  -  sponsored by www.HW.cz
> HW-list@mailman.nethouse.cz
> http://nethouse.cz/mailman/listinfo/hw-list
>