NVIC u Cortex-Mx

[Jan Waclawek]

Neviem si dost dobre predstavit prakticky system, v ktorom by bola
neobmedzena hlbka priorit vnarania preruseni.

Naopak, existuju a su prakticky pouzitelne mcu bez vnarania preruseni (aj
ked niekedy to vedie ku skripaniu zubami). Typicky klasicke AVR, ale
poznam aj RISC-V v ktorom vnarania nie su implementovane.

wek

----- Original Message ---------------

Dík, přesně to jsem chtěl vědět. ©lo mi o to zda je to nějak omezeno.

Mrazík

On 02. 03. 25 0:29, dresler wrote:
> Záleľí na konfiguraci NVICu při upečení procesoru, STM32 mají u 
> Cortex-M0 4 úrovně přeruąení, u větąích (M3, 4, 33 apod.) 16 úrovní. 
> Teoreticky jich můľe být 256, volí se počtem aktivních bitů prioritní 
> dekodéru.
> 
> Tomáą
>