NVIC u Cortex-Mx

[dresler]

Záleží na konfiguraci NVICu při upečení procesoru, STM32 mají u Cortex-M0 4 úrovně přerušení, u větších (M3, 4, 33 apod.) 16 úrovní. Teoreticky jich může být 256, volí se počtem aktivních bitů prioritní dekodéru. Tomáš Odesláno z mého zařízení Galaxy
-------- Původní zpráva --------Od: Miroslav Mraz <mrazik na volny.cz> Datum: 01.03.25  21:17  (GMT+01:00) Komu: HW-news <hw-list na list.hw.cz> Předmět: NVIC u Cortex-Mx Mám takový specifický dotaz - jak je to s vnořeným přerušením u těchto procesorů ? Tím myslím je nějak omezena hloubka vnoření, t.j. možnost přerušit rutinu obsluhy přerušení dalším přerušením s vyšší prioritou ?Ptám se, protože si s tímto hraju na čínských RISC-V, není to až taková sranda zprovoznit a mají to omezeno na hloubku 2 (případně 8 u vyšších verzí). V dokumentaci od ARM to nějak nemůžu najít, buď používají jinou terminologii nebo něco přehlížím. Mohl bych to sice vyzkoušet, ale připadá mi snazší se zeptat.Mrazík_______________________________________________HW-list mailing list  -  sponsored by www.HW.czHw-list na list.hw.czhttp://list.hw.cz/mailman/listinfo/hw-list
------------- další část ---------------
HTML příloha byla odstraněna...
URL: <http://list.hw.cz/pipermail/hw-list/attachments/20250302/266017d8/attachment.htm>