<html><head><meta http-equiv="Content-Type" content="text/html; charset=UTF-8"></head><body dir="auto"><div dir="auto">Záleží na konfiguraci NVICu při upečení procesoru, STM32 mají u Cortex-M0 4 úrovně přerušení, u větších (M3, 4, 33 apod.) 16 úrovní. Teoreticky jich může být 256, volí se počtem aktivních bitů prioritní dekodéru. </div><div dir="auto"><br></div><div dir="auto">Tomáš </div><div dir="auto"><br></div><div dir="auto"><br></div><div dir="auto"><br></div><div id="composer_signature" dir="auto"><div style="font-size:12px;color:#575757" dir="auto">Odesláno z mého zařízení Galaxy</div></div><div dir="auto"><br></div><div><br></div><div align="left" dir="auto" style="font-size:100%;color:#000000"><div>-------- Původní zpráva --------</div><div>Od: Miroslav Mraz <mrazik@volny.cz> </div><div>Datum: 01.03.25 21:17 (GMT+01:00) </div><div>Komu: HW-news <hw-list@list.hw.cz> </div><div>Předmět: NVIC u Cortex-Mx </div><div><br></div></div>Mám takový specifický dotaz - jak je to s vnořeným přerušením u těchto <br>procesorů ? Tím myslím je nějak omezena hloubka vnoření, t.j. možnost <br>přerušit rutinu obsluhy přerušení dalším přerušením s vyšší prioritou ?<br>Ptám se, protože si s tímto hraju na čínských RISC-V, není to až taková <br>sranda zprovoznit a mají to omezeno na hloubku 2 (případně 8 u vyšších <br>verzí). V dokumentaci od ARM to nějak nemůžu najít, buď používají jinou <br>terminologii nebo něco přehlížím. Mohl bych to sice vyzkoušet, ale <br>připadá mi snazší se zeptat.<br><br>Mrazík<br>_______________________________________________<br>HW-list mailing list - sponsored by www.HW.cz<br>Hw-list@list.hw.cz<br>http://list.hw.cz/mailman/listinfo/hw-list<br></body></html>