Pouzivate nekdo Quartus Prime?

[Marek Sembol]

Ahoj, diky, ale nepomuze. Zkousel jsem pouzit vsechny vstupy i vystupy a
pada to uplne stejne. To co jsem publikoval byl 'minimalni padajici stav'
BR,
Marek

On Tue, Dec 17, 2024 at 4:14 PM Jan Waclawek <konfera na efton.sk> wrote:

> [preposielam]
>
> Ahoj,
>
> som sice iba amater vo verilogu, ale po precitani knizky o Verilogu,
> introduction to verilog pdf a zhliadnuti nejakych video kuzrov na YT si
> muslim, ze Ti v tom module chyba priradenie logickej funkcie, nieco ako
> napriklad:
>
> assign beep <= Clock_50M;
>
> Potom by Ta to uz malo pustit ku priradeniu pinov a floor planing. Ale
> dalej som sa v manuale ku Quartus-u a Verilogu nedocital. Tak snad Ti to
> pomoze.
>
> A.
>
> >>>
>
> Predem dik,
> Marek
>
> module QuartusTest(
> input Clock_50M,
> input [7:0] nKey,
> input [7:0] SW,
> input uart_rx,
> output uart_tx,
> output beep,
> output [15:0] Led,
> output [1:6] nSegEn,
> output [7:0] SegSegment,
> inout [2:22] gpio_p1,
> inout [2:22] gpio_p2,
> input gpio_clk,
> inout [4:38] gpio
> );
>
> endmodule
>
> _______________________________________________
> HW-list mailing list  -  sponsored by www.HW.cz
> Hw-list na list.hw.cz
> http://list.hw.cz/mailman/listinfo/hw-list
>
------------- další část ---------------
HTML příloha byla odstraněna...
URL: <http://list.hw.cz/pipermail/hw-list/attachments/20241217/32298a13/attachment.htm>