stm32 registro trapeni

[ajtservis]

jeste bych dodal, ze vubec nemusi byt realne to nastudovat, protoze to 
do posledniho tranzistoru a stavu nebude popsane :-)
u x51, kde jsem skoncil u silabsu, jsem v pripade asembleru + 
osciloskopu byl absolutni kral situace :-)
na kazdou aplikaci je potreba jiny hw. na kriticke casovani bude dobre 
neco jineho , nez na vykreslovani hromady dat na lcd + konektivitu do 
kazde pr...e , vsechny hw komunikacni linky co jsou :-)
ale kdyz on je ten mega_procesor tak levnej, tak proc davat 200kc za 
silabs, kdyz muzu mit raketoplan stm za 100kc.
zivot je kratkej, na to bacha ! :-)
tomik.

Dne 12.04.2023 v 10:57 Tomas Chvatal napsal(a):
> Kdyz tohle ctu, tak me to utvrzuje v presvedceni, ze jeste dlouho 
> zustanu u 8bit AVR
> a 16bit dsPICu :-)
> Kolik stovek hodinu muze zabrat prumernemu cloveku poradne nastudovani 
> jedne rady STM32G ....
> 
> s přáním hezkého dne / best regards
> Tomáš Chvátal
> tchvatal na fordiag.cz
> 
> 
> ----- Původní zpráva ----- Od: "Jan Waclawek" <konfera na efton.sk>
> Komu: "HW-news" <hw-list na list.hw.cz>
> Odesláno: 11. dubna 2023 14:44
> Předmět: Re: stm32 registro trapeni
> 
> 
> Este aby som to trocha viac obkecal.
> 
> Ten I2C v 'G4 (ako aj takmer vsetky ostatne moduly v takmer vsetkych STM32
> novsich ako cojaviem 5 rokov) maju dve casovacie domeny: pristup k
> registrom ma hodiny APBCLK z APB zbernice na ktorom je dany modul
> zaveseny, ale zvysok toho I2C stroja bezi z tzv. "kernel" hodin, ktore su
> v konkretnom pripade 'G4 volitelne v RCC medzi SYSCLK/HSI/APB.
> 
> To znamena, ze medzi registrami a celym zvyskom toho I2C modulu su
> synchronizatory, inaksie povedane, zapis do registrov sa neobjavi okamzite
> v skutocnom pracovnom jadre toho modulu. U toho I2C modulu je to vidiet na
> blokovom diagrame na zaciatku kapitoly, ale aj v tom, ze niektore registre
> maju tuto poznamku:
> 
> Access: No wait states, except if a write access occurs while a write
> access to this register is
> ongoing. In this case, wait states are inserted in the second write access
> until the previous
> one is completed. The latency of the second write access can be up to
> 2 x PCLK1 + 6 x I2CCLK.
> 
> pricom nie je jasne, co sa stane, ak sa rychlo za sebou zapise do dvoch
> roznych registrov s touto poznamkou.
> 
> Z toho potom vyplyvaju prave rozne tie obvykle zle alebo vobec
> nedokumentovane podmienky ze "nemoze sa zapisat nieco prilis rychlo alebo
> v tomto a tomto poradi", rozne komplikovane erraty(*); no a tiez to, ze
> nejaky kod autorovi kniznice je "mne to funguje" ale pri pouziti "lepsej"
> optimalizacie prestane fungovat,  atd.atd.
> 
> wek
> 
> 
> (*) Napr.
> If the first of the two bytes is written in the I2C_TXDR
> register in less than two I2C kernel clock cycles after the TXIS/DMA
> request, and the ratio between APB clock
> and I2C kernel clock frequencies is between 1.5 and 3, the second byte
> written in the I2C_TXDR is not internally
> detected. This causes a state in which the I2C peripheral is stalled [...]
> 
> _______________________________________________
> HW-list mailing list  -  sponsored by www.HW.cz
> Hw-list na list.hw.cz
> http://list.hw.cz/mailman/listinfo/hw-list
> _______________________________________________
> HW-list mailing list  -  sponsored by www.HW.cz
> Hw-list na list.hw.cz
> http://list.hw.cz/mailman/listinfo/hw-list

-- 
AJT SERVIS s.r.o.

Oparno 65
Velemín

ICO:04203879
DIC:CZ04203879

email:
info na ajtservis.cz

tel.
777 584 558