FPGA Vivado refresh RTL modulu

Jaroslav Buchta jaroslav.buchta na hascomp.cz
Neděle Únor 20 11:08:13 CET 2022


Mozna neznam spravnou metodu praze ale v Block Designu mam pouzity RTL 
modul napsany ve verilogu. (Target XC7Z010  )

Pokud provedu zmenu v toto modulu, nesmim zapomenout dat refresh v 
designu, jinak se zmenu neprojevi. Je nejaka moznost to nastavit na 
automatiku nebo aspon udelat refresh vsech modulu v designu, az jich tam 
bude vic?

Pak me jeste prekvapilo, ze nestaci nakonfigurovat PL aby hlavni 
oscilator PS  produkoval hodiny pro PL, je asi potreba nejaka soucinnost 
procesoru?

Pak ale staci preprogramovat pri zmenach jen logiku a procesor si bezi v 
klidu dal, to asi ma sve limity nebo je to bezny postup? pripadne 
periferie se tim asi zresetnou. Jinak zase spousta klikani export HW, ve 
Vitis refresh, kompilace, start debugeru... Nebo je lepsi v debuggeru 
nastavit primo vystupni soubor pro konfiguraci PL a HW pak neni treba 
exportovat pokud nema vliv na wrapper, neprekladat, jen restartovat 
debugger?

Je to vsechno strasne pomale...



Další informace o konferenci Hw-list