VHDL to Verilog

[Jaroslav Buchta]

Tak se ucim VHDL, to musel vymyslet silenec ;-)
Jedna vetsi nez normalni zahada...

Mam signaly:

binout                : OUT std_logic_vector(7 downto 0));

SIGNAL citac : std_logic_vector(3 downto 0);
TYPE states IS (S0, S1, S2, S3);
SIGNAL state : states := S0;

signal led1 : BIT;

konstrukce
binout <= citac & conv_std_logic_vector(states'pos(state), 3) & led1;
hodi chybu
Error (10327): VHDL error at xxxx.vhd(200): can't determine definition 
of operator ""&"" -- found 0 possible definitions

po zmene
binout <= citac & conv_std_logic_vector(states'pos(state), 3) & "1";
probehne analyza i synteza OK.

Blbe neco vidim, nebo v cem muze byt problem? uz zkousim vsechno mozne 
asi hodinu, ty slozitejsi konverze asi problem nedelaji kdyz to jde s 
konstantnim bitem???


Dne 17.04.2021 v 23:03 Jaroslav Buchta napsal(a):
> Existuje nejaky rozumny  translator? Mam vyzkouset kod ve VHDL a nejak 
> se mi to kvuli tomu nechce ucit... Nejlepe online, jednorazova 
> zalezitost a samozrejme zadarmo. Neco jsem nasel ale moc se mi to 
> nelibi ani z hlediska instalace.
>
> _______________________________________________
> HW-list mailing list  -  sponsored by www.HW.cz
> Hw-list na list.hw.cz
> http://list.hw.cz/mailman/listinfo/hw-list