i2c - jak slave pozna, ze je ve fast-transfer modu?

Fanda Kopriva info na elektronikavyvoj.cz
Čtvrtek Únor 8 13:37:49 CET 2018


na podrzeni hodin jsem narazil jenom jednou u systemu ,ktery generoval 
slave i2C procesorem.
Kdyz slave nema cas vysilat tak stahne clk do Lo a Vam jako masterovi se 
tam nepodari generovat CLK do jednicky i kdyz ji tam umistite.
Tak  pockate az Vam ji slave uvolni a na sbernici se objevi - to znamena 
,ze muzete pokracovat.
Doufam ,ze se vyjadruju k tematu - nevim o jakeho brouka se jedna
fanda
Dne 8. 2. 2018 v 13:26 Jaroslav Lukesh napsal(a):
> v HIGH?
>
> Na obr. 6 je "clock line hold LOW" dokud se neobsloží přerušení
>
> ----- Původní zpráva ----- Od: "Fanda Kopriva" <info na elektronikavyvoj.cz>
>
>
>> Dne 8. 2. 2018 v 12:40 David Belohrad napsal(a):
>>> JJ, tohle je presne ono. Vypada to, ze ten chip drzel SCL na low a 
>>> powercycle nakonec vsechno rozchodil. A jeste jeden problem jsem 
>>> nasel: prilis kratky cas mezi dvema transakcemi, cca 800ns, a ma byt 
>>> minimalne nejake 1.4us.
>>>
>>> Jak se to stane jeste jednou s tim clock signalem, zkusim mu poslat 
>>> 9 pulzu, uvidime co udela.
>> to asi neni spravnej postup.Mel byste dat clk do HI a cekat tak 
>> dlouho az se na te sbernici objevi jednicka a potom pokracovat.
>> fanda
>
> _______________________________________________
> HW-list mailing list  -  sponsored by www.HW.cz
> Hw-list na list.hw.cz
> http://list.hw.cz/mailman/listinfo/hw-list




Další informace o konferenci Hw-list