Cortex M4, FPU a ISR

[Jan Waclawek]

>Co me mate trosku vic je, ze latence ISR je v obou pripadech cca 350 ns 
>(AHB 72MHz)  Jednak mi to prijde trosku moc 

No, to co ukazujete nie je latencia ISR, ale doba "propagacie" (pfuj ale
neviem spravny jednoslovny SK vyraz) signalu od timera k NVIC (su v
roznych hodinovych domenach takze tam asi bude nejaka resynchronizacia)
plus latencia (co zahrna aj ukoncenie prebiehajucich instrukcii vratane
ukoncenia ich zapisov) plus fetch a vykonanie instrukcii (vratane citania
dat (konstanty - adresy portu)) po zapis do registra portu plus cesta od
zapisu registra portu po port samotny. Toto vsetko by tych cca 25 cyklov
asi aj mohlo zahrnat.

>a pak bych cekal, ze tady 
>bude docela rozdil...

V tomto nebude vdaka lazy stackingu, ktory je defaultne zapnuty, vid
FPCCR.LSPEN a najma vid prislusny appnote ARMu (nebudem ho hladat, klucove
slovo je Lazy Stacking). Vdaka nemu sa FP registre ulozia az v okamihu
pokusu o vykonanie prvej FP instrukcie v preruseni.

wek