Re: Návrhářem FPGA za 21 dní

[Miroslav Mraz]

Když ten JTAG plně ovládnete svým software, jde udělat leccos. JTAG zase 
není tak moc složitý, čili to není až takový problém. Můžete si udělat 
svůj design ve FPGA s JTAG interface a předávat mu z/do PC různé 
parametry. Jako komunikační rozhraní to má tu výhodu, že nemusíte 
přidávat další dráty, ale velký datový tok přes to asi neprocpete.
Viděl jsem někde na webu týpka, který přes funkci boundary-scan 
programoval sériovou EEPROM, přilepenou k nějakému exotickému procesoru 
a divil se, že je to pomalé. Lidé jsou různé.

Mrazík

Dne 27.10.2015 v 19:56 Jaroslav Buchta napsal(a):
> Ono jde taky o to, ze s tim asi nepujde vsechno, nevim jak Xilinx ale
> Altera napr. konfiguruje eeprom tak, ze naleje do FPGA design a ten pak
> umozni ve druhe fazi nalejt obsah do eeprom. To takhle IMHO uplne nepujde.
>
>