Re: Návrhářem FPGA za 21 dní

[Petr Labaj]

Potěšilo mě, že i při mé zatím ještě neznalosti problematiky jsem
hned poznal, že jste se uklepl a napsal to naopak.  ;-)
To VHLD je opravdu odporné Pascal-like (teda ještě hůř - Ada-like).

PL

**********************************

Dne 27.10.2015 v 6:45 Jaroslav Buchta napsal(a):
>  verilog asi vychazi z pascalu, same begin, end a hrozne ukecane, VHDL 
> z C, jednoduche kratke zapisy ukrutnymi kombinacemi symbolu
>
> Pro ilustraci prikladam muj kod ve VHDL - jednoduchy UART s pevne 
> nastavenymi parametry behem syntezy