Re: Návrhářem FPGA za 21 dní

[Jan Smrz]

On 10/27/2015 06:45 AM, Jaroslav Buchta wrote:
> (doslova, verilog asi vychazi z pascalu, same begin, end a hrozne ukecane, 
> VHDL z C, jednoduche kratke zapisy ukrutnymi kombinacemi symbolu ;-)
Nechtel jste to zapsat obracene? Verilog ma syntaxi hodne podobnou C, VHDL 
pascalu. VHDL je silne typove orientovane, verilog nikoliv.


J.S.