OT STM32F4 RCC PLL - rozmedzie nasobitela

[Jan Waclawek]

Mam otazku na pritomnych z ST: v RM0090 na str.164 (ale aj inde, v pripade
potreby dodam zoznam stran) je pre pole RCC_PLLCFGR.PLLN uvedeny priklad s
FPLL_IN=1MHz, k comu je uvedene, ze povolene rozmedzie daneho pola je
192<=PLLN<=432. Predpokladam, ze sa jedna len o priklad a rozmedzie je
dane obmedzenim vystupnej frekvencie PLL, a teda ze pre ine vstupne
frekvencie (PLL ma dovoleny vstupny rozsah 1MHz-2MHz) je mozne pouzit ine
hodnoty PLLN tak, aby vystupna frekvencia PLL znova spadala do rozmedzia
192MHz-432MHz, napr. pre vstupnu frekvenciu 2MHz o teda vyjde
96<=PLLN<=216, pre vstupnu frekvenciu 1MHz to vyjde 128<=PLLN<=288 atd.
Globalne teda PLLN nemoze ist pod 96 a nad 432, ale to nie je obmedzenie
delicky v spatnej vazbe PLL ale vyplyva z podmienok pre vstupne a vystupne
frekvencie PLL. Je to tak?

Z tej formulacie to nie je jasne, naopak, clovek moze lahko nadobudnut
pocit, ze 192<=PLLN<=432 je fixne pravidlo.

Prosim o jednoznacny a zavazny vyklad, najlepsie na
https://my.st.com/public/STe2ecommunities/mcu/Lists/cortex_mx_stm32/Flat.aspx?RootFolder=%2fpublic%2fSTe2ecommunities%2fmcu%2fLists%2fcortex_mx_stm32%2fsystem%20clock%20configuration%20issue%20in%20stm32f407vg&FolderCTID=0x01200200770978C69A1141439FE559EB459D7580009C4E14902C3CDE46A77F0FFD06506F5B&TopicsView=https%3A%2F%2Fmy.st.com%2Fpublic%2FSTe2ecommunities%2Fmcu%2FLists%2Fcortex_mx_stm32%2FAllItems.aspx&currentviews=17
(a najlepsie aj do updatnuteho RM).

Dakujem,

wek