FPGA a timing constraints

[Jaroslav Buchta]

Ja zatim nasel v GUI neco na nastaveni min/max zpozdeni a vygenerovalo 
to v .sdc souboru:

set_max_delay -from [get_ports {ext_reset}] -to [get_registers 
{syncreset}] 1.000
set_min_delay -from [get_ports {ext_reset}] -to [get_registers 
{syncreset}] 2.000

Nejak takhle by to melo vypadat - cili nastavit tato omezeni od vsech 
vstupu ke vsem vstupnim registrum?


Dne 6. 3. 2015 v 14:33 milger napsal(a):
> --Poprosil bych o nasmerovani - dejme tomu, ze mam 8 vstupnich pinu a 
> zalezi mi na tom, aby na registry prisel signal co nejvic soucasne - 
> --nevic je kazdy pin pripojen na 4 registry, celkove by to melo byt co 
> nejmin rozhozene.
>
> Neviem ci to pomoze, ale napada ma casovy limit pre oneskorenie 
> skupiny vstupnych signalov. Pozrel som do nejakeho src pre Xilinx 
> (Webpack) a v subore pre def. pinov *.ucf mam napr. riadky:
> TIMEGRP "TMG_Pads_PCI"  = PADS ( "IO_IDSEL" "IO_FRAME" "IO_IRDY" 
> "IO_CBE*"
> TIMEGRP "TMG_FFS_PCI"   = FFS  ( "U/PCI/*" "TMG_FFS_REGS" "U/IRQ/*" 
> "TMG_FFS_PCI_F");
> TIMESPEC "TS_P_i02_pci" = FROM "TMG_Pads_PCI"     TO "TMG_FFS_PCI"   
> 11 ns;
> t.j. TS_P_i02_pci obecne obmedzenie skupiny vstupnych signalov na 
> register 11ns.
>
> Milan
>
> **
> On 3/6/2015 1:57 PM, Jaroslav Buchta wrote:
>> Poprosil bych o nasmerovani - dejme tomu, ze mam 8 vstupnich pinu a 
>> zalezi mi na tom, aby na registry prisel signal co nejvic soucasne - 
>> nevic je kazdy pin pripojen na 4 registry, celkove by to melo byt co 
>> nejmin rozhozene.
>> Jde/jakym zpusobem toto nastavit jako omezeni pro syntezu?
>> Nasel jsem spoustu tutorialu ale samy hodinovy signal a je to hrozne 
>> slozite... Jaka klicova slova hledat?
>> Idea je takova, ze to bude logicky analyzator a vzorkovat se bude 
>> hodinami posunutymi o 90st zatim 100MHz, coz by melo ve vysledku 
>> fungovat jako vzorkovani 400MHz (asi by to slo jeste i cca 2x zrychlit)
>>
>> Jeste druha otazka - mam 4x hodinovy signal 100MHz rozfazovany po 
>> 90st (c0,1,2,3) a signal 60MHz (c4) z tehoz PLL.
>> Signal reset je synchronizovan nejdrive c4 pro zakladni logiku a pak 
>> c3 pro vzorkovani. Pocitam s tim, ze se to bud stihne nebo nestihne a 
>> signal tedy pro to vzorkovani beru jako asynchronni.
>> Je ovsem hlasen warning: Critical Warning (332148): Timing 
>> requirements not met
>>
>> V simulaci to funguje dle ocekavani, nenapada me jina moznost jak 
>> synchronizovat signaly mezi obvody s ruznymi hodinami, vzdycky se tam 
>> muze takova situace vyskytnout a ty warningy se ignoruji nebo nejak 
>> osetruji?
>> Kdyz nastavim 100 a 50 MHz tak je vse OK, hodiny maji stale stejny 
>> vyhovujici odstup.
>>
>>
>> ---
>> This email has been checked for viruses by Avast antivirus software.
>> http://www.avast.com
>>
>> _______________________________________________
>> HW-list mailing list  -  sponsored by www.HW.cz
>> Hw-list na list.hw.cz
>> http://list.hw.cz/mailman/listinfo/hw-list
>
>
>
> _______________________________________________
> HW-list mailing list  -  sponsored by www.HW.cz
> Hw-list na list.hw.cz
> http://list.hw.cz/mailman/listinfo/hw-list



---
This email has been checked for viruses by Avast antivirus software.
http://www.avast.com
------------- další část ---------------
HTML příloha byla odstraněna...
URL: <http://list.hw.cz/pipermail/hw-list/attachments/20150306/e54d3264/attachment.html>