Verilog a FPGA (bylo FPGA Altera a NIOS)

[Jan Smrz]

Prostředí quartusu neznám, ale v příkazové řádce se to dělá zhruba takto:

Nejříve se zkompilují zdrojové kódy. Výraz <knihovna> nahradte názvem 
vaší knihovny, defaultně je work
vlog -work <knihovna> counter.v    # design vašeho čítače
vlog -work <knihovna> testbench.v #testbench, jak jste posílal dříve, 
ale bez toho includu counter.v

poté spustíte simulátor a jako top entitu mu dáte testbench
vsim <knihovna>.testbench

pro gate level to je skoro stejné, jen se tam ještě definu soubor se 
zpožděními (sdf)
vsim <knihovna>.testbench -sdftyp counter=/cesta/counter.sdf

Protože verilog neumí konfigurace, je nejlepší mít testbench v jedné 
knihovně (např. tb_lib), RTL design v druhé (rtl_lib) a gate level v 
třetí (gate_lib)

Pak RTL simulaci spustíte
vsim tb_lib.testbench -I rtl_lib

Gate level simulaci
vsim tb_lib.testbench -I gate_lib -sdftyp counter=/cesta/counter.sdf


J.S.


On 11.2.2015 21:25, Jaroslav Buchta wrote:
> Kdybych vedel, jak do te simulace dostat testbench (myslite napsany 
> treba ve verilogu jak jsem sem vkladal? ) tak bych byl rad.
> Bohuzel nemuzu prijit na to jak. Kdyz gate level simulaci pustim z 
> quartusII tak navic nepouzije sdo soubor, i kdyz se pri spusteni 
> vybira verze cipu a teplota, a musim znova spustit simulaci takto
>
> vsim -sdftyp 
> /=D:/Work/_Altera_FPGA/Counter/simulation/modelsim/counter_8_1200mv_85c_vhd_slow.sdo 
> gate_work.counter(structure)
>
> Taky nevim jestli to neni nejaka nefunkcnost free verze ???
> Jinak ta simulace chodi hezky, zrovna zkousim PLL a vypada to 
> verohodne, vcetne locked signalu...
>
> Dne 11. 2. 2015 v 21:19 Jan Smrz napsal(a):
>> Používat pro testování příkazy modelsimu force jde a na tento 
>> primitivní příklad asi dostatečné. Při trochu složitějším designu ale 
>> velmi rychle narazíte omezení, že tímto způsobem nelze (nebo velmi 
>> obtížně) generovat vícero paralelních signálů. Tyto příkazy jsou 
>> spíše takové pomůcky při ladění, když se nám nechce kvůli jedné 
>> zvlášní situaci měnit testbench.
>>
>> Dalším drobným omezením je nepřenositelnost na jiný simulátor, ale to 
>> vás teď asi netrápí.
>>
>> J.S.
>>