Verilog a FPGA (bylo FPGA Altera a NIOS)

[Ondrej]

Asi jde o signál, který řídí dva různé zdroje. Nebo je blbe nastaven 
někde v komponentě IN/OUT. Nebo nejsou v designu správně vložené a 
zkompilované všechny zdrojáky.

Aha tak oni to tam mají nějak bez zdrojáků - to je ale divný postup. 
Obvyklejší je mít pro testbench normální VHDL/Verilog soubor.

Ondřej

Dne 9.2.2015 v 18:35 Jaroslav Buchta napsal(a):
> ModelSim mi dela takovouhle podivnost
>
>
>
> Postupuji podle tutorialu 
> http://www.altera.com/literature/ug/ug_gs_msa_qii.pdf kde to vypada 
> logicky.
> Nevite, cim by to mohlo byt? Kdyz dam refresh, tak se ty zelene kousky 
> ruzne stehuji (a ty kousky jsou spravne...)
>
>
> ------------------------------------------------------------------------
> <http://www.avast.com/> 	
>
> This email has been checked for viruses by Avast antivirus software.
> www.avast.com <http://www.avast.com/>
>
>
>
>
> _______________________________________________
> HW-list mailing list  -  sponsored by www.HW.cz
> Hw-list na list.hw.cz
> http://list.hw.cz/mailman/listinfo/hw-list

------------- další část ---------------
HTML příloha byla odstraněna...
URL: <http://list.hw.cz/pipermail/hw-list/attachments/20150209/e41db8eb/attachment.html>
------------- další část ---------------
A non-text attachment was scrubbed...
Name: [žádný popis není k dispozici]
Type: image/png
Size: 3159 bytes
Desc: [žádný popis není k dispozici]
URL: <http://list.hw.cz/pipermail/hw-list/attachments/20150209/e41db8eb/attachment.png>