Asynchronni logika -- simulace/analyza (konkretne: hranovy R-S klopny obvod); postesk a prozatimni vysledky

[Marek Peca]

>> Dále čistě ze zvědavosti bych se rád zeptal, v jaké aplikaci najde takováto 
>> asynch. logika uplatnění (v FPGA), protože prostě nevěřím, že nelze použít 
>> synch. FSM.
>
> Kdybychom nechteli pracovat na frekvenci vyssi, nez kolik zvlada nejrychlejsi 
> synchronni logika dane architektury (tj. jedine 3-hradlo mezi Q a D hranovych 
> D-k.o.), pak bych vam mozna dal za pravdu. No a vlastne by byl pro synch. 
> logiku potreba hodinovy signal, ktery zminenym asynchronismem potrebujeme 
> teprv vyrobit.

Zapomnel jsem rict, ze tech potizi se sync by tam bylo jeste vic -- napr. 
resynchronizace "nahodileho" signalu na vstupu sync FSM by zanasela do 
systemu metastabilitu patrne kazdych par milisekund, coz opet s ohledem na 
aplikaci neni pripustne. A cele by to bylo zpomalene tak, ze by se asi 
pointa pocinani vytratila.

Pokud to bude neco rozumneho delat, rad se zde podelim o vysledky.


ZdraviM.P.